前言 现在距离正式九月正式秋招还有4个月，距离八月提前批还有3个月，相信不少粉丝都在盘算着为工作做准备。今天，我以一个过来者的身份跟大家分享分享，关于秋招如何准备以及一些注意事项，希望大家能够有所收获。同时也感谢在求职过程中给予我帮助的同学们。 整体概述 我将对秋招的准备分为两个部分，就像一个系统一 ...
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2021-05-24 04:53:23
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上期答案 [168] 同步复位和异步复位之间有什么区别？如何使用verilog进行同步复位和异步复位建模？ 上电以后，使用复位进行状态设定为一个确定状态。如果对复位在时钟的边沿进行采样，那么就是同步复位。如果不依赖于时钟边沿进行复位采用，则为异步复位。 下面的代码为同步复位 always @ (po ...
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2021-03-17 14:24:33
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上期答案 [055] Snoop based Coherence Protocol和Directory based Coherence Protocol之间有什么区别？ Snoop based Coherence Protocol:来自处理器的数据请求将发送到共享系统一部分的所有其他处理器。 其他所 ...
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2020-12-18 13:20:23
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设置、库和对象 setup 、library、object Sysnopsys提供了一个例子，在下面的位置： $synopsys/doc/syn/guidelines 首先，可以在.synopsys_dc.setup里面设置库的位置和一些环境变量。里面包括所使用库的位置，DC涉及到几个库文件： 1、 ...
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2020-07-26 00:51:01
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目前虽然号称拥有或将要研发7nm工艺的有多家工艺厂商，但是具有实际流片能力的可能只有TSMC和三星。随着GlobalFoundries最近宣布放弃7nm的进一步研发，以及尽管Intel的10nm和这几家的7nm差不多一个水准，但是要跳票到2019年，因此短期内应该就是双雄争霸的局面。 玩家越来越少， ...
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2020-04-01 11:13:48
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一、基于standcell的ASIC设计流程??所谓standcelllibrary即为标准单元库，主要指数字电路，反相器，与非门，或非门，异或门，施密特触发器之类的基本元器件。设计流程为:?算法模型(C/C++/Matlab)--->RTLHDLVHDL/Verilog--->NetlistVerilog--->LayoutGDSII--->
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2020-03-20 09:20:02
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本文转自：自己的微信公众号《集成电路设计及EDA教程》 数字IC设计中Setup的分析与优化贯穿前后端设计中，最好在开始后端设计之前就获得一个没有Setup违反的网表，下面按照从前到后的流程逐一讲解每个阶段如果出现Setup违反该如何解决。下面用到的命令，主要针对的是Synopsys公司的综合工具D ...
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2020-02-12 18:48:35
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一、前言 毕业论文答辩结束，闲下来写篇文章。芯片研发人员都在Linux系统下借助各种EDA工具和代码语言完成工作，因此提高代码开发效率，熟练运用开发工具是十分必要的。本文讲述VIM编辑神器的verilogHDL自定义模板调用以及VCS仿真软件的基本使用方式。 二、VIM编辑器自定义模板调用 在之前的 ...
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2019-05-23 21:03:19
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一、前言 无论是FPGA应用开发还是数字IC设计，时序约束和静态时序分析（STA）都是十分重要的设计流程。在FPGA设计中，可以在综合后和实现后进行STA来查看设计是否能满足时序上的要求。本文阐述基本的时序约束和STA操作流程。内容主要来源于《Vivado从此开始》这本书，我只是知识的搬运工。 二、 ...
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2019-04-05 10:44:00
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IC，是集成电路的简称，有模拟IC和数字IC两种。IC的所有引脚，只有直流电压0V和5V两个状态。也就是说IC的一个引脚,只能表示两个状态。程序中，即使是十进制和文字等记述信息，在编译后也会转换成二进制数的值，所以，程序运行时计算机内部处理的也是用二进制数表示的信息。对于用二进制数表示的信息，计算机 ...
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2019-03-24 10:01:18
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