DDR2难度比 SDRAM 复杂，自己写控制器不现实，直接用 IP 核比较靠谱。本篇博客记录一下 QuartusII 13.0 软件下的 DDR2 IP 核的官方例程仿真。 注意事项 1、关闭 Windows 的防火墙和电脑里的各种奇葩电脑管家。 2、以“管理员身份”打开 Quartus II 13 ...
分类：
其他好文 时间：
2020-06-09 18:40:12
阅读次数：
54
引言 经过了组合逻辑和时序逻辑的复习，终于到了Verilog部分。这里主要介绍Verilog一些基础内容，包括结构化模型、TestBench编写和仿真、原语及真值表模型。 这部分内容不多，也都十分基础，大家可以看个乐呵，看个意思，但是有一些细节还是需要注意的。 Verilog结构化模型 结构化和语言 ...
分类：
其他好文 时间：
2020-03-06 13:34:24
阅读次数：
87
移位寄存器是一种常用的存储元件，此处由D触发器构成，如下图所示。 当时钟边沿到来时，存储在移位寄存器的数据朝一个方向移动一个BIT位。 移位寄存器的功能主要为：串并转换，并串转换和同步延迟。 vhdl代码如下： 1 library ieee; 2 use ieee.std_logic_1164.al ...
分类：
其他好文 时间：
2020-01-22 10:50:05
阅读次数：
228
下载： yum -y install gcc gcc-c++ maven下载地址Github：https://github.com/hortonworks/hive-testbench/git clone https://github.com/hortonworks/hive-testbench/ ...
分类：
其他好文 时间：
2019-11-18 13:19:59
阅读次数：
433
ZCU102实现数组成员乘以2 (一) HLS IP核 功能：将长度为100的整形数组的所有成员乘以2。 source： arry_multi.h arry_multi.cpp testbench测试正常后，export RTL，导出IP核。 (二) vivado 三种类型的AXI总线： AXI4 ...
分类：
编程语言 时间：
2019-09-15 10:34:30
阅读次数：
170
首先 然后填充好自己写的代码 之后save as 存到自己的文件夹 会自动弹出 配置 Assignments settings 之后第一次编译 成功后processing start start testbench template writer 之后去保存的文件下，下面有一个simulation文 ...
分类：
其他好文 时间：
2019-07-02 00:24:34
阅读次数：
158
当对目标模块进行RTL描述后，习惯先会用Modelsim做一下功能仿真。当我们写好Tensbench文件，直接在Modelsim SE中对源文件（design和Testbench）进行编译时，如果源文件中存在相应的语法错误或者逻辑错误，一般都会提示错误大概存在于哪一行，我们找到对应的行修改代码就行了 ...
分类：
其他好文 时间：
2018-11-27 14:38:37
阅读次数：
260
l 仿真 从逻辑分析HDL代码所描述电路的正确性，因为不涉及到考虑门延时和线延时，所以仿真速度很快，其主要测试点在逻辑，如使用testbench文件进行仿真，就是功能仿真。 考虑门延时参数和单元连接线后的仿真，仿真更接近真实应用情况。 注意： 在进行HDL代码编写的时候，我们要有这样的认识，功能仿真 ...
分类：
其他好文 时间：
2018-11-20 21:45:08
阅读次数：
244
最近在写一个异步FIFO的时候，从网上找了许多资料，文章都写的相当不错，只是附在后面的代码都多多少少有些小错误。 于是自己写了一个调试成功的代码，放上来供大家参考。 非原创 原理参考下面： 原文 https://www.cnblogs.com/SYoong/p/6110328.html 上代码： 1 ...
分类：
其他好文 时间：
2018-08-09 14:57:03
阅读次数：
588
新建工程 打开Vivado软件，直接在欢迎界面点击Create New Project，或在开始菜单中选择File - New Project即可新建工程。 点击Next 输入工程名称和路径。 选择RTL Project，勾选Do not specify......（这样可以跳过添加源文件的步骤，源 ...
分类：
其他好文 时间：
2018-07-03 23:43:13
阅读次数：
236
