verilog之预编译 1、基本作用 预编译，就是在verilog进入编译器前的准备工作。一般是完成一些文件的调用，一些编译器的设置，一些参数的定义。一般使用include，define，timescale就可以实现。比较灵活的使用是ifdef和endif的插入，可以将预编译的功能拓展。 2、使用事 ...
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2020-07-30 22:02:06
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算法基于verilog HDL语言描述： (1)第一个时钟周期,数据全比较程序 (2)第二个时钟周期,比较值累加 (3)第三个时钟周期,把输入值赋给其对应的排序空间 (4)第四个时钟周期,把排序结果输出 (5)第五个时钟周期,把排序角标输出 source code `timescale 1ns/1p ...
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2020-07-20 22:32:41
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1.源文件 `timescale 1ns / 1ps module first_verilog( input clk, input rst, output reg cycle_20ms ); reg [23:0] cnt_reg ; always @(posedge clk) begin if(rs ...
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2020-07-06 16:33:26
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QAM调制 Verilog代码 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // ...
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2020-06-06 18:26:27
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数据发送模块 基于地址的检测（verilog代码） `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engin ...
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2020-05-15 22:57:24
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quartus ii FFT核使用 导入自己程序自带的txt文件，写出控制模块 时序图 FFT核文件给出的时序图输入 仿真时序图 1024个采样点数，输入结束 fft数据输出 2、代码 `timescale 1ns/1ns module fft_ctrl #( parameter [9:0] fft ...
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2020-05-12 15:20:16
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Sobel边缘检测 // sobel 算法 `timescale 1ns/1ns module sobel_top( clk , rst_n , pre_vs , pre_hs , pre_en , pre_img_Y , post_vs , post_hs , post_en , post_img ...
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2020-05-08 23:04:55
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代码： #JDTYZL.pyimport mathimport timescale=14s,m,=1,2print("执行开始".center(scale//2, "-"))start = time.perf_counter()for i in range(scale+1): s=math.sqrt ...
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2020-03-22 19:49:54
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就是一个简单的docker 镜像，后边尝试如何集成 Dockerfile FROM dalongrong/pgspider:base as build WORKDIR /app RUN apt-get update && apt-get install -y cmake automake gcc a ...
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2020-03-14 11:04:22
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时间序列数据库初识与对比，涉及InfluxDB，OpenTSDB，Timescale，Elasticsearch，Beringei
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2020-03-07 10:05:47
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