在FPGA的设计过程中，有时候会遇到双向信号(既能作为输出，也能作为输入的信号叫双向信号)。比如，IIC总线中的SDA信号就是一个双向信号，QSPI Flash的四线操作的时候四根信号线均为双向信号。在Verilog中用关键字inout定义双向信号，这总结一下双向信号的处理方法。 实际上，双向信号的 ...
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2018-10-13 00:00:18
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简单说一下写这篇文章的缘由。首先这个不是教学类型的，是我Java实在学不下去了，因为好多计算机底层原理都不是很清楚，每次学新东西都由于想不明白底层原理困惑，所以下决心停止学习Java的新东西，开始搞明白底层。 ...
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2018-10-10 20:12:23
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下图是一个STM32普通PWM形成的图形原理说明 自动重装载寄存器（ARR）用于定波形的频率（即周期）、捕获比较寄存器（CCRx）（用于确定占空比的） 下图是一个spwm的图形 一. STM32F103通用定时器简介： 以下为复制粘贴 STM32 的通用 TIMx (TIM2、TIM3、TIM4 和 ...
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2018-10-05 19:23:45
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半双工通信模式；以字节模式发送（8位）； 两线式串行总线，SDA（数据信号）和SCL（时钟信号）两条信号线都为高电平时，总线为空闲状态；起始时，SCL稳定为高电平，SDA电平由高向低跳变；停止时，SCL高电平，SDA电平由低向高跳变；（起始，终止信号都是电平的跳变信号）； 传送过程：主机起始信号-- ...
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2018-10-02 17:45:46
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下面是在自己重新复习模拟电路和数字电路时的一些学习经验和想法、知识，分享出来一起学习！ 1、 HC为COMS电平，HCT为TTL电平 2、 LS输入开路为高电平，HC输入不允许开路， HC一般都要求有上下拉电阻来确定输入端无效时的电平。LS 却没有这个要求 3、 LS输出下拉强上拉弱，HC上拉下拉相 ...
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2018-09-22 12:51:56
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驱动开发之I2C总线： I2C:数据线和时钟线。 起始信号:时钟线为高电平，数据线由高到低跳变。 结束信号:时钟线为高电平，数据线由低到高跳变。 应答信号:第九个时钟周期，时钟线保持为高电平，数据线为低电平，此时为成功应答。 读写位:站在主机的角度考虑。 0代表主机给从机发送数据。 1代表主机接收从 ...
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2018-09-20 21:24:17
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一个简单的二选一多路选择器 逻辑图 Verilog源程序 Modelsim架构文件 a为输入25MHz方波，b为输入12.5MHz的方波，sl为输入6.25MHz的方波。sl为高电平时，out输出b；sl为低电平时，out输出a。 仿真结果 ...
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2018-09-17 17:52:53
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推挽输出:可以输出高,低电平,连接数字器件。 输出 0 时，N-MOS 导通，P-MOS 高阻，输出0。 输出 1 时，N-MOS 高阻，P-MOS 导通，输出1（不需要外部上拉电路）。 开漏输出:输出端相当于三极管的集电极. 要得到高电平状态需要上拉电阻才行. 适合于做电流型的驱动,其吸收电流的能 ...
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2018-09-16 22:04:02
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做嵌入式系统开发，经常要接触硬件，需要对数字电路和模拟电路要有一定的了解，这样才能深入的研究下去。下面我们简单地介绍一下嵌入式开发中的一些硬件相关的概念。 电平（Level） 在数字电路中，分为高电平和低电平，分别用1和0表示。一个数字电路的管脚，总是存在一个电平的，要么高要么低，或者说要么1要到0 ...
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2018-09-09 12:07:54
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1。编码器原理 什么是正交？如果两个信号相位相差90度，则这两个信号称为正交。由于两个信号相差90度，因此可以根据两个信号哪个先哪个后来判断方向。 这里使用了TI12模式，例如当T1上升沿，T2在低电平时；T1下降沿，T2在高电平时，向上计数，这样的好处是当有毛刺产生的时候，会自动+1 -1过滤掉毛 ...
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2018-08-31 19:23:44
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