Verilog所写的工程是由一个一个的模块连接起来的，每个文件代表一个模块，模块的名字和文件名要保持一致，一个模块的基本声明方法为：//FileName:main_module
modulemain_module(
CLK,RSTn,IO_In,IO_Out
);
inputCLK;
inputRSTn;
inputIO_In;
outputIO_Out;
endmodule对于顶层..
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2014-10-16 04:54:12
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在数字逻辑系统中，只存在高电平和低电平，因此用其表示数字只有整数形式，并存在3种表示方法，即：原码表示法(符号加绝对值)、反码表示法(符号加反码)和补码表示法(符号加补码)。这三种在FPGA开发中都有着广泛的应用，下面分别讨论。
1、原码表示法
原码表示法是机器数的一种简单的表示法，采用符号位级联绝对值的方法表示数字。其最高位为符号位，用0表示正数，1表示负数；其余部分为绝对数值部分。原码一般...
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2014-10-15 16:59:41
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cordic算法参考：http://wenku.baidu.com/view/6c623aa8910ef12d2bf9e732.html这是百度文库的一个文档，详细介绍了cordic算法的基本内容。我就是读了这个文档后做的cordic算法实现sin cos的运算的。先谈感悟：做这种迭代型的算法，我觉...
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2014-10-15 15:57:20
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本文是我近段时间的学习总结，主要参考了Xilinx的技术文档以及部分网上其他资料。文档主要包括ug998《Introduction to FPGA Design Using High-Level Synthesis》，ug871《Vivado Design Suite Tutorial ：High-...
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2014-10-14 19:05:19
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总而言之，五条原则：1.全局时钟的跳变沿最可靠2.来自异步时钟域的输入需要寄存一次以同步化，再寄存一次以减少亚稳态带来的影响3.不需要用到跳变沿的来自同一时钟域的输入，没有必要对信号进行寄存4.需要用到跳变沿的来自同一时钟域的输入，寄存一次即可5.需要用到跳变沿的来自不同时钟域的输入，需要用到3个触...
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2014-10-14 13:16:48
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FPGA作为一种高新的技术，已经逐渐普及到了各行各业，无论是消费类、通信类、电子行业都无处不在它的身影，从1985年第一颗FPGA诞生至 今，FPGA已经历了将近20多个年头，从当初的几百个门电路到现在的几百万门、几千万门……，从原来的上千元的天价到现在几元的超低价，可谓是出现了翻 天覆地的变化。所以当前正是学习FPGA的最好时机，无论是社会的需求也好，还是技术的成熟度也好，已经达到了前所未有的高...
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2014-10-13 12:30:29
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黑金动力的资料还是非常有价值的。通过建模篇，对于给定的时序关系，我总能实现。但是，这总是很初级的能力。也只是为后面的建模服务。所以，现阶段我的能力还是非常有限。我相信我一定会成为牛人，能够独挡一面。借用同学的一句话：仰望星空，脚踏实地。现在来学习FPGA的时序约束。时序约束，是要对时序有要求为前提才...
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2014-10-12 17:20:58
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概述我以为这样比没有意义，做嵌入式系统最大特征是“嵌入”二字，也就是说你的控制系统是嵌入于你的控制对象之中，所以首先是服从于对象的需求和特征，脱离对象空论谁好谁坏有何依据？ 每个MCU都有其存在的价值，每个使用者的选择都有其道理，AVR开始时是以单时钟周期指令为卖点，相对于当时 12个时钟的经典51...
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2014-10-11 16:39:55
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1，一位模二加法法则:加减法等同于异或，没有进位。2，将移位寄存器的某几级作为抽头进行模二加法后作为反馈输入，就构成了有反馈的动态移位寄存器。此方法产生的序列是有周期的。3，假设移位寄存器的级数为n则m序列的周期是2^n-1，（排除全零的情况），也即是说m序列是一种特殊的动态移位寄存器，一般把m序列...
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2014-10-11 13:36:55
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1、“台阶”波形，ALC或AD保护起作用，当检测到功率较大时就打1dB衰减，直到功率小于某个值。当起控后功率变小后再减少1dB衰减，直到完全放开。在老的网分上就能到”台阶“功率检测存在时延。2、对FPGA接收到的AD的数据进行分析，看下时钟是好是坏。如果时钟和数据的建立和保持时间正确，可以看到当di...
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2014-10-10 20:57:14
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