在Verilog-1995中，只有integer数据类型被转移成有符号数，而reg和wire数据类型则被转移成无符号数。由于integer类型有固定的32位宽，因此它不太灵活。在Verilog-2001中，有符号形式也被扩展到reg和wire数据类型中。新加一个关键字，signed，可以按照下面的方...
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2014-12-19 15:27:22
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1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，n...
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2014-12-16 00:53:01
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引入：我们先从最重要的通信层讲起。通信层（JDWP),它的全称是JavaDebugWireProtocol。从"Wire"这词就可以看出，它主要是起到"连线”的作用，也就是说，它主要是起到把最靠近程序员的JDI(也就是调试器）和最靠近运行在虚拟机中的程序的JVMTI连接在一起。因为彼此之间语言不通。..
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2014-12-08 15:47:56
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Telephone Wire
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Farmer John's cows are getting restless about their poor te...
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2014-12-06 16:53:28
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Verilog HDL语言中的变量只有网线wire和寄存器reg两大类数据类型。网线类型表示Verilog HDL结构化元件间的物理连线，它的值由驱动它的源器件的值决定，如果没有驱动源器件连接到网线，网线的缺省值为高阻z。寄存器类型表示一个抽象的数据寄存器，它只能在always语句和initial语...
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2014-11-29 21:27:33
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工具：1， Ｔｅｎｄａ crimper先把modularcable剪齐， 用single-bladed,strippingmodular , 用two-bladed,将stripped cable 插入plug, be sure the left wire at one end matched th...
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2014-11-19 18:23:08
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verlog 语言编写 前访真通过.........// 1. 无符号－－> 有符号 // 2. 正交解调 --> 1. 乘上 cos 2. 乘上SIN // 3. 正交解调 --> 低通滤波 module Demodulation(input wire clk, input w...
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2014-11-14 14:12:09
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每次写verilog代码时都会考虑把一个变量是设置为wire类型还是reg类型，因此把网上找到的一些关于这方面的资料整理了一下，方便以后查找。 ??????? wire表示直通，即只要输入有变化，输出马上无条件地反映...
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2014-11-13 01:54:40
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verilog描述组合逻辑一般常用的有两种：assign赋值语句和always@(*)语句。两者之间的差别有：1. 被assign赋值的信号定义为wire型，被always@(*)结构块下的信号定义为reg型，值得注意的是，这里的reg并不是一个真正的触发器，只有敏感列表为上升沿触发的写法才会综合为...
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2014-11-09 15:16:13
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You have a piece of iron wire with length of n unit. Now you decide to cut it into several ordered pieces and fold each piece into a triangle satisfying:
*All triangles are integral....
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2014-11-08 23:40:43
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