1.1 if A=4’b0011，B=3’b110 and C=4’b1110，then which one is the correct result for expression of {2{~A}}(B[1:0]&C[3:2]) ？ A. 00 B. 01 C. 10 D. 11 ~^A = ...
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2021-04-28 12:21:02
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RTL(Register transfer Level)级和综合(Synthesize)的概念 在之前我们已经谈过，HDL语言有五个层次：系统级，行为级，RTL级，门级，晶体管级。而我们主要也是在RTL级使用Verilog语言。 RTL正如它名字说的那样，主要描述的是寄存器到寄存器之间逻辑功能的实现 ...
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2021-04-07 10:56:44
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1、前言 有点小激动，今天好像发现了新大陆。不知道讲的对不对，姑且记录一波，有不对的地方大家请指正。 在FPGA中，流水线技术就是向组合逻辑中插入寄存器，提升系统的时钟频率。 2、实际电路中的流水线 参考：FPGA流水线的详细解析 参考：流水线技术 参考：系统架构之流水线技术 在一个简单的例子中，如 ...
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2021-04-02 12:59:33
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程序架构: 主控状态机程序设计: `include "../rtl/head.v" module msfm( local_wdata ,//1、Avalon总线 写数据 32bit local_rdata ,//2、Avalon总线 读数据 32bit local_write ,//3、Avalon ...
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2021-03-31 12:00:50
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作为引子，首先来看一段描述（内容引用自@Dr. Pong P. Chu的书籍之《FPGA Prototyping by SystemVerilog Examples: Xilinx MicroBlaze MCS SoC》的书籍说明部分），该段介绍了SystemVerilog对比Verilog在RTL ...
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2021-03-26 15:13:28
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IC和PCB流程类比 肖克利半导体实验室 - 仙童 - 摄像 蒲公英 ASIC: 全定制：每一层自己做；PN结 半定制：用别人设计的；调用 PAL PLA PLD FPGA FPGA base on LUT or MUX VLSI 超大集成电路 流程和任务 - 前端、后端 验证70%时间 交换机例子 ...
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2021-03-06 14:51:30
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偶数分频：通过计数器实现，进行N倍偶数分频，通过时钟触发计数器计数，当计数器从0计数到N/2-1时，输出时钟进行翻转，以此循环下去。（占空比为50%） 用于FPGA开发板进行简单的时钟分频，以下代码实现二分频和四分频，可根据实际需求改变参数输出需要的时钟。 `module clk(clk,sys_r ...
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2021-02-25 12:05:27
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在Tcl Console中输入如下命令： set_param general.maxThreads 8 检查是否设置成功： get_param general.maxThreads “跑分”试验如下： 主机配置： 工程一： Vivado版本：2018.3 FPGA型号：xc7z100ffg900-2 ...
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2021-01-01 11:56:34
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SDRAM（Synchronous Dynamic Random Access Memory）即同步动态随机存储器，其中的同步是指时钟信号频率与CPU保持同步，由于在进行SDRAM操作时要不断进行刷新以保证数据不会丢失，所以又叫做动态存储器。 SDRAM内部存储电路原理是利用了电容能够保持电荷的能力 ...
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2020-12-31 12:07:25
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树莓派3B+ 开启超频 sudo vim /boot/config.txt // 将你要修改的值添加到该文件尾部 # CPU超频 arm_freq = 1375 over_voltage = 6 core_freq = 550 # GPU超频 gpu_freq = 550 # 内存 sdram_fr ...
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2020-12-30 10:35:24
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