FPGA面试题——网上资料整理 2019-08-23 21:22:30 1：什么是同步逻辑和异步逻辑？（汉王） FPGA面试题——网上资料整理 2019-08-23 21:22:30 1：什么是同步逻辑和异步逻辑？（汉王） 同步逻辑是时钟之间有固定的因果关系。 异步逻辑是各时钟之间没有固定的因果关系 ...
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2019-08-23 22:49:12
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博主在之前学习射频IC时，通过网上的资料，总结了射频IC设计的六个指标含义及其相应的折中关系，希望能给大家带来帮助。 噪声（Noise）： （1）噪声一般可以分为白噪声和闪烁噪声。白噪声是由载流子的无规则热运动产生，如电阻热噪声，BJT晶体管的shot noise等均属于白噪声。闪烁噪声也称为1/f ...
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2019-06-30 00:09:03
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一、前言 毕业论文答辩结束，闲下来写篇文章。芯片研发人员都在Linux系统下借助各种EDA工具和代码语言完成工作，因此提高代码开发效率，熟练运用开发工具是十分必要的。本文讲述VIM编辑神器的verilogHDL自定义模板调用以及VCS仿真软件的基本使用方式。 二、VIM编辑器自定义模板调用 在之前的 ...
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2019-05-23 21:03:19
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华为芯片20年 https://www.cnbeta.com/articles/tech/848361.htmCPU 没有介绍 国产的兆鑫（x86）和国产的龙芯（MIPS） 以及江苏的OpenPower（浪商也在做）但是IBM好像没计划 让OpenPower 运行AIX 华为1991年从成立ASIC ...
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2019-05-19 09:25:49
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一、前言 无论是FPGA应用开发还是数字IC设计，时序约束和静态时序分析（STA）都是十分重要的设计流程。在FPGA设计中，可以在综合后和实现后进行STA来查看设计是否能满足时序上的要求。本文阐述基本的时序约束和STA操作流程。内容主要来源于《Vivado从此开始》这本书，我只是知识的搬运工。 二、 ...
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2019-04-05 10:44:00
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1、什么是建立时间、保持时间，如果setuptimeviolation或者holdtimeviolation应该怎么做？（10分）答案：建立时间：是指在触发器的时钟信号采样边沿到来之前，数据保持稳定不变的时间。保持时间：是指在触发器的时钟信号采样边沿到来之后，数据保持稳定不变的时间。图一D触发器的建立时间和保持时间的定义Timingpath时序路径分析方法：分析时序路径时常见的变量：Tclk=时钟
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2018-12-20 11:57:40
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身份证 <ignore_js_op> FPGA是可复用的 ASIC是为VIP服务的 两者的设计流程 <ignore_js_op> 比速度 比个头 功耗方面 比花的银子 其他方面 两者的定位 两者在互相融合 最后奉上网友对FPGA比ASIC快的解释 <ignore_js_op> <ignore_js_ ...
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2018-07-08 19:07:38
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Verilog入门书籍大家都是推荐《Verilog HDL数字设计与综合》（书1），但这本书比较薄，里面的内容读起来比较生涩，好比骨头没有肉，所以还是推荐《Verilog HDL数字设计与建模》（书2）这本书里面有大量的例子，数字IC设计通用的一些结构比如数据选择器，编码译码器，还配有相应的电路，这 ...
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2018-06-15 21:43:27
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FPGA (现场可编程门阵列)由于其硬件并行加速能力和可编程特性，在传统通信领域和IC设计领域大放异彩。一路走来，FPGA并非一个新兴的硬件器件，由于其开发门槛过高，硬件加速算法的发布和部署保护要求非常高，FPGA的使用一直是高冷的美人，没有走入平常百姓家。也就导致FPGA的计算潜力还没有得到深入的 ...
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2018-05-21 17:54:27
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集微网消息，今日早间中芯国际召开2017年第四季度业绩电话会议，Q4季报亮点在于28nm营收比例大幅提升，营收来源越来越多样化，以及中国市场IC设计企业的营收占比在持续提升中。 中芯联合首席执行官兼执行董事赵海军、梁孟松，首席财务官兼执行董事兼战略规划执行副总裁高永岗，投资者关系总监郭廷谦等出席了会 ...
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2018-02-10 11:23:44
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