将自己写的HDL代码封装成带AXI总线的IP 1.Tools->create and package IP 2.create AXI4总线的IP 3.新建block design 4.点击右键，选择edit in ip packager 此时生成了一个新的工程： 5.对生成的.v文件进行编辑 6.先 ...
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2018-08-30 22:12:28
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本博文参考：《大规模逻辑设计指导书》，对于写出规范的代码，培养良好的代码风格颇有裨益。 wire and register 一个reg变量只能在一个always语句中赋值； 这个说明至关重要啊，如果不满足这个，也许仿真的时候没问题，但是综合时候绝对出现，不可以综合。我就犯过多次这个错误。 曾经写过一 ...
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2018-08-30 01:55:16
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【摘要】在图像采集和处理过程中会引入噪声,必须先对图像进行预处理。本文介绍一种快速中值滤波算法,该算法在硬件平台上实现实时处理功能。综合考虑,选择现场可编程门阵列(FPGA)作为硬件平台,采用硬件描述语言Verilog实现改进型中值滤波算法。经Modelsim仿真结果表明:基于FPGA硬件平台实现改 ...
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2018-08-23 15:37:10
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在verilog编程中，常数与寄存器变量的乘法综合出来的电路不同于寄存器变量乘以寄存器变量的综合电路。知乎里的解释非常好https://www.zhihu.com/question/45554104，总结乘法器模块的实现https://blog.csdn.net/yf210yf/article/de ...
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2018-08-15 22:54:34
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在项目设计中，经常需要显示一些数值，比如温湿度，时间等等。在数字电路中数据都是用二进制的形式存储，要想显示就需要进行转换，对于一个两位的数值，对10取除可以得到其十位的数值，对10取余可以得到个位的数值。对于Verilog来说它的标准是支持除法和取余运算的，综合器也会有IP可以进行除法运算。但是这样 ...
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2018-08-12 21:31:05
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最近在写一个异步FIFO的时候，从网上找了许多资料，文章都写的相当不错，只是附在后面的代码都多多少少有些小错误。 于是自己写了一个调试成功的代码，放上来供大家参考。 非原创 原理参考下面： 原文 https://www.cnblogs.com/SYoong/p/6110328.html 上代码： 1 ...
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2018-08-09 14:57:03
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1.输入输出的定义，看起来整齐 2.always、if或其他语句后begin写在同一行，这样可以避免begin占用过多的行，代码密度更大 3.end后面要有注释，以标明是哪个关键词的结束，除了endcase和endmodule不用 4.case语句下的分支要排列整齐 5.就算只有一行代码，都必须加上 ...
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2018-08-08 16:39:21
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20180805 玩玩FPGA开发，学学Verilog，学学基本操作，制作流水灯 我毕业设计做的就是FPGA，但是什么都没有学。校外毕设老师对我非常无奈，不过还好，校内的指导老师送了我一个很久很久的开发板，配套的教程是2010年的竞赛教程，教程里的截图很显然的win7风格……下面是老师送的开发板上的... ...
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2018-08-05 14:31:35
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1 ////////////////////////////////////////////////////////////////////////////////// 2 //该程序完成通过多路选择器MUX完成总线读写的功能。 3 module MuxBus(input request1,inpu... ...
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2018-07-31 13:38:49
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转自https://blog.csdn.net/rzld66666/article/details/72638825 这两天在做verilog的ds1302，ds1302中有一个端口是输入/输出管教。即这个管教即是输出，同时也可以当输入。在verilog中有一个特殊的端口与之对应，就是inout。 ...
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2018-07-29 16:24:22
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