命令： sverilog：表示支持systemverilog，如果只编译verilog不需要加 test.sv :这个可以是一个systemverilog/verilog文件，也可以是一个filelist -full64：表示使用64位的机器。 verilog中可执行的单元是module;syste ...
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2018-10-13 13:42:31
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在FPGA的设计过程中，有时候会遇到双向信号(既能作为输出，也能作为输入的信号叫双向信号)。比如，IIC总线中的SDA信号就是一个双向信号，QSPI Flash的四线操作的时候四根信号线均为双向信号。在Verilog中用关键字inout定义双向信号，这总结一下双向信号的处理方法。 实际上，双向信号的 ...
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2018-10-13 00:00:18
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手册UG901,对vivado可综合的语句支持进行了描述，HDL包括：verilog-2001，system-verilog，VHDL； verilog-2001扩展了对task和function的支持。 ug901手册中，章节7对支持的语法进行详细描述。 ...
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2018-10-12 23:35:38
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Verilg是硬件描述语言，顾名思义，就是用代码的形式描述硬件的功能。而我们最终是要在电路上实现该功能的。当Verilog描述出硬件功能后，我们需要综合器对Verilog代码进行解释，将代码转化成实际的电路来表示，最终实际的电路，我们称之为网表。这种将Verilog代码转成网表的工具，就是综合器。上图左上角是一份verilog代码，该代码描述了一个加法器功能。该代码经过综合器解释后，转化成一个加法
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2018-10-10 16:08:13
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这次我们来介绍一下UART的基本时序，了解一下底层信号怎么传送的。方便以后使用Verilog HDL实现收发逻辑。 9600bit/s 的意思是每秒发送9600bit，因此可以理解为将1s分解为9600等分，对于发送端来说，每bit电平的维持时间是1/9600s，对于接收端来说，在1/9600s内要 ...
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2018-10-07 14:45:31
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第一篇博客，首先记录一下这一个多星期来的学习内容。 UART学习之路第一篇，是UART的基本概念介绍。后续会用STM32F407的串口与PC机通信。最后使用Verilog HDL写出串口发送模块和接收模块，完成仿真，在Zedboard板上完成通信。 首先先明确什么是UART，COM口，TTL，RS- ...
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2018-10-06 12:01:21
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Download "点击下载" Active HDL 9.2 How to Install ？ 解压后依次进行以下操作 1、运行Active_HDL_9.2sp1_main_setup.exe，允许程序所有操作。运行Active_HDL_9.2sp1_Update2_2013_05_15.exe 2 ...
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2018-10-05 20:21:20
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1.线与、线或功能 wor 2.三态门 3.assign 和 deassign : 在过程语块中对寄存器变量强制赋值和放开； force 和 release : 在过程语块中对寄存器和线网强制赋值和放开； 4.fork..join... 并行语句，内部并行执行 ...
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2018-09-28 17:42:50
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FPGA(Field－ProgrammableGateArray):现场可编程门阵列是ASIC领域的一种半定制电路SOC:片上系统将完整的产品功能集成到一个芯片上设计思想：自顶向下，软硬协同层次化，结构化FPGA设计流程：1、电路设计：方法论证，系统设计和FPGA芯片选择2、设计输入：HDL和原理图输入HDL优点：语言与芯片工艺无关3、功能仿真：前仿真，使用波形编辑器和HDL生成测试向量，仿真结果
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2018-09-28 12:51:52
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一个简单的二选一多路选择器 逻辑图 Verilog源程序 Modelsim架构文件 a为输入25MHz方波，b为输入12.5MHz的方波，sl为输入6.25MHz的方波。sl为高电平时，out输出b；sl为低电平时，out输出a。 仿真结果 ...
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2018-09-17 17:52:53
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