题目：数制转换 R进制数转换为十进制数：按权展开，相加 十进制数转化为R进制数：整数部分，除R取余法，除到商为0为止。小数部分，乘R取整法，乘到积为0为止。 二进制数转化八进制数：三位一组，整数部分左边补0，小数部分右边补0。反之亦然。 二进制数转化十六进制数：四位一组，整数部分左边补0，小数部分右 ...
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2018-10-28 18:06:05
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1--verilog HDL 语言的预编译指令作用：指示在编译verliog HDL源代码前，需要执行哪些操作。 2--模块内容是嵌在module 和endmodule两个语句之间。每个模块实现特定的功能，模块可进行层次的嵌套，因此可以将大型的数字电路设计分割成大小不一的小模块来实现特定的功能，最 ...
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2018-10-28 14:54:20
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什么是异步复位同步释放 1.电路原理图 2.verilog代码描述 ...
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2018-10-26 13:11:49
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这里实现最原始的阵列乘法，逐位相乘然后加到一起。 参考链接 https://github.com/wjcdx/jchdl/blob/edcc3e098d4f1cb21677e86e87a1147db31ed2a9/src/org/jchdl/model/gsl/operator/arithmetic ...
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2018-10-22 22:13:54
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Jupyter Notebook 快速入门 Seaborn中文教程 Quartus II 9.0基本设计流程-verilogHDL 变设龙智能抠图 Pandas中文文档 掘金上的CMake使用教程 ...
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2018-10-21 11:20:30
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Simulation, UniSim, SimPrim - How do I use the "glbl.v" module in a Verilog simulation? Simulation, UniSim, SimPrim - How do I use the "glbl.v" module ...
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2018-10-20 22:11:19
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在基于流水线（pipeline）的微处理器中，分支预测单元（Branch Predictor Unit）是一个重要的功能部件，它负责收集和分析分支/跳转指令的参数和执行结果，当处理新的分支/跳转指令时，BPU将根据已有的统计结果和当前分支跳转指令的参数，预测其执行结果，为流水线取指提供决策依据，进而 ...
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2018-10-20 00:15:11
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While simulating System Verilog design and its test-bench including assertions, events has to be dynamically scheduled, executed, and removed as the s ...
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2018-10-19 00:14:35
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从形式和语义两个层面，来扣一下ABS这段代码。 目的在于：在不降低通用性、不增加复杂度的情况下，提升可读性。 module ABS #( parameter DATA_WIDTH = 8 ) ( input [DATA_WIDTH-1:0] din, output reg [DATA_WIDTH-1 ...
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2018-10-18 22:09:56
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1、在verilog中有时会用signed修饰符来修饰定义的数据，运算的时候也会用$signed（）任务来强制转换数据，那么signed的修饰是为什么呢，是为了区分有符号数和无符号数的加法和乘法吗？其实不是的，因为有符号数和无符号数据的加法强结果和乘法器结构是一样的，signed的真正作用是决定如何 ...
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2018-10-13 13:45:19
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