1.Warning: An incorrect timescale is selected for the Verilog Output (.VO) file of this PLL design. It's required that the timescale should be 1 ps wh...
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2014-07-23 11:56:06
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1. Quartus 中 Modelsim-Altera 设置的问题在Quartus II 13.1中， 需要选定好可执行程序的位置，要注意描述的是路径！而非程序设置结果默认D:\altera\13.1\modelsim_ase\win32aloem，需要在最后加斜线，D:\altera\13.1\...
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2014-07-16 18:35:01
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最近用到了黑金的altera飓风4带的开发板，套件里面带的Quartus II软件版本为11.0，之前所用版本为9.1，所以打算吧11.0版本也安装一下。没想到这个破解的过程让我属实蛋疼，步骤说明里面有所遗漏，导致我最终花了3个小时才把它搞定，在这里补充一下要点。
破解步骤中生成的 license.dat 文件中需要将 XXXXXXXXXXXX 替换...
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2014-07-16 17:31:00
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安装文件：Quartus-13.0.0.156-linux.iso Quartus-13.0.0.156-devices-1.iso1、挂载：sudo mount -o loopQuartus-13.0.0.156-linux.iso /media/mnt //mnt 提前建立好2、直接...
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2014-07-13 19:29:53
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说明
本文基于FPGA和CPLD器件，采用非流水线和流水线技术实现8位加法器，并对比其Quartus II仿真结果和波形时序。 器件选择：
Stratix：EP1S40F1020C5(FPGA) MAX7000S：EPM7064SLC44-5(CPLD)实验一 FPGA实现8位加法器 程序...
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2014-06-13 20:12:24
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编译时提示：Warning (13024): Output pins are stuck at
VCC or GND Warning (13410): Pin "SCLK" is stuck at GND Warning (13410): Pin
"SYNCn" is stuck at VC...
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2014-05-08 12:31:59
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