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搜索关键字:vhdl    ( 153个结果
AWS研究热点:BMXNet – 基于MXNet的开源二进神经网络实现
http://www.atyun.com/9625.html 最近提出的二进神经网络(BNN)可以通过应用逐位运算替代标准算术运算来大大减少存储器大小和存取率。通过显着提高运行时的效率并降低能耗,让最先进的深度学习模型也能在低功耗设备上使用。这种技术结合了对开发者友好的OpenCL(与VHDL或Ve ...
分类:Web程序   时间:2019-06-18 14:12:39    阅读次数:175
Flink学习(一)
Apache Flink是一个面向分布式数据流处理和批量数据处理的开源计算平台,它能够基于同一个Flink运行时,提供支持流处理和批处理两种类型应用的功能。 现有的开源计算方案,会把流处理和批处理作为两种不同的应用类型,因为它们所提供的SLA(Service-Level-Aggreement)是完全 ...
分类:其他好文   时间:2019-05-08 21:44:54    阅读次数:191
python中math模块的常用详解
python中math模块常用的方法整理 ceil:取大于等于x的最小的整数值,如果x是一个整数,则返回x copysign:把y的正负号加到x前面,可以使用0 cos:求x的余弦,x必须是弧度 degrees:把x从弧度转换成角度 e:表示一个常量 exp:返回math.e,也就是2.71828的 ...
分类:编程语言   时间:2019-02-22 22:57:13    阅读次数:208
VHDL
Verilog HDL与VHDL均是硬件描述语言(HDL)的一种,它们存在着异同点。 1.共同点: 能形式化的抽象表示电路的行为和结构;支持逻辑设计中层次与范围的描述;可借用高级语言的结构来简化电路行为的描述;具有电路仿真与验证机制;支持电路描述由高层到底层的综合转换;硬件描述与实现工艺无关;易于理 ...
分类:其他好文   时间:2019-02-03 22:09:31    阅读次数:234
Signal in unit is connected to following multiple drivers VHDL
参考链接 https://blog.csdn.net/jbb0523/article/details/6946899 出错原因 两个Process都对LDS_temp进行了赋值,万一在某个时刻,在两个Process中对LDS_temp赋值条件都满足,那么你让FPGA该怎么做呢?让它听谁哪个Proce ...
分类:Windows程序   时间:2019-01-27 16:35:54    阅读次数:736
基于Python语言使用RabbitMQ消息队列(一)
介绍 RabbitMQ 是一个消息中间人(broker): 它接收并且发送消息. 你可以把它想象成一个邮局: 当你把想要寄出的信放到邮筒里时, 你可以确定邮递员会把信件送到收信人那里. 在这个比喻中, RabbitMQ 就是一个邮筒, 同时也是邮局和邮递员 . 和邮局的主要不同点在于RabbitMQ ...
分类:编程语言   时间:2019-01-17 12:54:36    阅读次数:244
垃圾回收机制
一.垃圾回收机制 Python中的垃圾回收是以引用计数为主,分代收集为辅。引用计数的缺陷是循环引用的问题。在Python中,如果一个对象的引用数为0,Python虚拟机就会回收这个对象的内存。 执行f1()会循环输出这样的结果,而且进程占用的内存基本不会变动 c1=ClassA()会创建一个对象,放 ...
分类:其他好文   时间:2019-01-11 10:15:11    阅读次数:185
FPGA笔试必会知识点1--数字电路基本知识
组合逻辑与时序逻辑 组合逻辑电路:任意时刻电路输出的逻辑状态仅仅取决于当时输入的逻辑状态,而与电路过去的工作状态无关。 时序逻辑电路:任意时刻电路输出的逻辑状态不仅取决于当时输入的逻辑状态,而与电路过去的工作状态有关。 在电路的结构上,时序逻辑电路肯定包含有存储电路,而且输出一定与存储电路的状态有关 ...
分类:其他好文   时间:2018-12-17 20:08:15    阅读次数:429
Modelsim SE 和 Quartus II 编译器(综合器)的区别
当对目标模块进行RTL描述后,习惯先会用Modelsim做一下功能仿真。当我们写好Tensbench文件,直接在Modelsim SE中对源文件(design和Testbench)进行编译时,如果源文件中存在相应的语法错误或者逻辑错误,一般都会提示错误大概存在于哪一行,我们找到对应的行修改代码就行了 ...
分类:其他好文   时间:2018-11-27 14:38:37    阅读次数:260
VHDL 类型转换
STD_LOGIC_1164包集合 函 数 名 | 功 能 : |: TO_STDLOGICVECTOR(A) |由BIT_VECTOR转换为STD_LOGIC_VECTOR TO_BITVECTOR(A) |由STD_LOGIC_VECTO转换为BIT_VECTOR TO_STDLOGIC(A) ...
分类:其他好文   时间:2018-11-27 13:44:33    阅读次数:211
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