前言 如果你只是想检查Verilog文件的语法是否有错误，然后进行一些基本的时序仿真，那么Icarus Verilog 就是一个不错的选择。相比于各大FPGA厂商的IDE几个G的大小，Icarus Verilog 显得极其小巧，最新版安装包大小仅有17MB，支持全平台：Windows+Linux+M ...
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2019-12-03 23:36:41
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正弦信号发生器的结构由3部分组成： 1、计数器或地址信号发生器，要根据ROM大小来确定地址发生器宽度。（其实验选择6位地址信号发生器给ROM） 2、正弦信号数据存储ROM（地址宽度6位，数据宽度8位），包含64个字的完整正弦波数据（1个完整周期） 3、8位D/A模块（采用TLC5602超高频数模转换 ...
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2019-12-02 19:07:58
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信号发生器要求： 信号发生器程序： library ieee;use ieee.std_logic_1164.all;entity signal_gen1 isport(clk:in bit;wave:out bit);end signal_gen1;architecture bhv of sign ...
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2019-12-01 18:54:43
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? Table of Contents 1. 学习的基础 2. 使用环境 3. 创建项目 3.1. 下载可用于创建项目包 create-react-app 3.2. 创建项目 3.3. 启动项目(根据package中的命令操作) 4. react 知识点 4.1. 只能挂一个标签 4.1.1. 只能 ...
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2019-11-30 00:06:30
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VHDL是一种硬件描述语言，它可以对电子电路和系统的行为进行描述。 制定了ieee.1164库。 使用VHDL语言描述的电路，可以进行综合和仿真。 VHDL代码3个基本组成部分：库（library）声明、实体（entity）和构造体（architecture）。 库（library）声明：列出了当前 ...
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2019-11-10 13:42:17
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触发器： (1)D锁存器 library ieee; use ieee.std_logic_1164.all; entity dff1 is port(clk:in std_logic; d:in std_logic; q:out std_logic ); end; architecture bhv ...
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2019-11-09 19:35:53
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7人表决器，即大于等于3个人同意，结果为成功。用逻辑0和1表示就是超过3个1为真用‘1’表示，不成功用‘0’表示。则其程序如下： library ieee;use ieee.std_logic_1164.all;entity qb7 isport(a:in std_logic_vector(6 do ...
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2019-11-05 22:03:33
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1、逻辑运算符 （1）分类及功能 and（与），or（或），not（非），nand（与非），nor（或非），xor（异或），xnor（同或）。 （2）用法 a.操作数的数据类型必须符合操作符的要求 能进行逻辑运算的数据类型：bit、bit_vector、boolean,std_logic,std_l ...
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2019-11-02 20:12:35
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（1）LIBRARY和PACHAGE的声明部分 作用：库（Library）是用于存放预先编译好的程序（package），程序包中定义了数据集合体、逻辑操作和元件等。主要是声明在设计或实体中将用到的常数，数据类型，元件及子系统等。 使用格式：LIBRARY 库名； USE 库名.程序包名.ALL; 例 ...
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2019-11-01 22:36:50
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http://www.esa.int/Our_Activities/Space_Engineering_Technology/Onboard_Computer_and_Data_Handling/Microprocessors The LEON2 is a synthesisable VHDL mo ...
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2019-09-01 18:30:39
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