Vivado：2016.4 Linux：Ubuntu16.4 ZYNQ：xc7z020 题主最近在做ZYNQ的网络接收，需求是4路百兆网输入，PS自带的两个网口肯定不够用，于是在PL侧外扩了3个百兆以太网（参见之前博文：ZYNQ Linux 下 AXI Ethernet使用记录），一切运行正常后测试 ...
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2020-06-26 12:20:28
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最近在调Xilinx的ZYNQ 7015，按照教程从Vivado中Launch SDK后遇到了个问题，SDK的菜单栏消失了，真的没了，我的环境是ubuntu 16.4.百度好久都没有人遇到该问题，经过一番摸索，结合ubuntu下eclipse不显示菜单栏的解决办法和Vivado终端的打印信息，找到了 ...
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系统相关 时间：
2020-06-06 16:54:26
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【分享】以H.265 1080p 运行 Xilinx Low Latency PL DDR XV20 HDMI Video Capture and Display 运行 Xilinx Low Latency PL DDR XV20 HDMI Video Capture and Display，可以测 ...
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2020-05-27 12:07:00
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主板采用Banana Pi BPI-F2S 主板，板上有FPGA接口。采用Xilinx Artix-7 XC7A100T FPGA芯片方案。提供完善的软件与学习资料。
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2020-05-26 09:20:49
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阅读ug821-zynq-7000-swdev记录 1、略看目录Table 依旧采用总说加解释的模式，这种方式易于查找，是可靠的框架。目录词条依次为： Introduction Software Application Development Flows Boot and Configuration ...
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2020-05-15 09:33:38
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ZYNQ的自定义IP 1、实验原理 在vivado中可以将自己写的verilog模块封装成IP核，并入bd设计，有效地提高了PS到PL的设计内联能力。同时，这部分的学习可以将verilog的基础知识转移到嵌入式设计中。所以，这是一个基本的能力。 2、实验操作 一、创建工程 这一步根据自己的开发板选型 ...
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2020-05-14 13:28:00
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基于quartus学习 1、学习目标 quartus是altera的FPGA设计软件，用起来的感觉要比xilinx快。这里可以使用其完成各种基本的设计（就是不使用非必须IP核），一些基础的实验都可以在这个上面完成。目标就是利用一块开发板，完成verilog语法部分的验证（这是另外一部分的学习，有时候 ...
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2020-05-13 20:25:12
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逻辑资源： 以Xilinx-SPARTAN6-XC6SLX25为例 LC Logic Cell 逻辑单元 首先介绍概念最简单的逻辑单元，Logic Cell是Xilinx定义的一种标准，用于确定不同系列器件的“大小”。而在所有器件中，LC与LUT都有一个比例，但不同器件的LUT和FF搭配不一定相同， ...
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2020-05-10 12:46:08
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1. 新建文档及ZYNQ处理器IP调用 新建bd文件。 点击+号，添加ZYNQ处理器模块。 双击模块打开配置。 取消勾选Enable Clock Resets和GP Master AXI Interface 勾选UART1，对应管脚48、49。 取消对外提供的时钟。 DDR3配置，选择型号和位宽。 ...
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2020-05-02 23:11:05
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board：zcu106 tool： vivado 2019.2 vitis 2019.2 petalinux 2019.2 doc：PG252 UG1209 ref：http://www.zynqnotes.com/a-simple-vcu-design ref：https://xilinx-wi ...
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2020-04-30 17:06:33
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