基于zynq XC7Z100 FMC接口通用计算平台 一、板卡概述 本板卡基于Xilinx公司的FPGA XC7Z100 FFG 9000 芯片， 该平台为设计和验证应用程序提供了一个完整的开发平台。该平台使设计师能够更加简单进行高性能的原型设计，并且通过FMC HPC扩展槽提供可扩展性和满足客户定 ...
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2020-01-17 17:29:05
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VC709E 增强版 基于FMC接口的Xilinx Vertex-7 FPGA V7 XC7VX690T PCIeX8 接口卡 一、板卡概述 本板卡基于Xilinx公司的FPGA XC7VX690T-FFG1761 芯片，支持PCIeX8、64bit DDR3容量2GByte，HPC的FMC连接器， ...
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2020-01-17 16:20:01
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在FPGA设计开发中，很多场合会遇到同一根信号既可以是输入信号，又可以是输出信号，即IO类型（Verilog定义成inout）。 对于inout型的信号，我们既可以使用FPGA原语来实现，也可以使用Verilog代码来实现。下面将介绍在Xilinx 7系列FPGA上两种实现方式的差别和注意点。 不管 ...
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2020-01-03 12:23:29
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Xilinx Vivado 提供了上板后的FPGA逻辑分析，信号视图显示等功能。 需要注意，上板后查看信号需要重新综合，并且需要耗费一定的片上布局布线资源。 1. 添加debug信号 可以对模块端口或者wire 变量进行debug信号提取，只要在verilog代码前面添加：(* MARK_DEBUG ...
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2019-12-06 21:17:01
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关于XC7Z010开发板 详细介绍http://www.myir-tech.com/product/myc_C7Z010_20.htm Xilinx基于28nm工艺流程的Zynq-7000 All Programmable SoC平台是ARM处理器和FPGA结合的单芯片解决方案，十分适合既需要FPG ...
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2019-11-28 19:26:47
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1、源语 FDRE FDRE代表一个单D型触发器，含的有五个信号分别为： 数据（data,D）、时钟使能（Clock enable,CE）、时钟（Clock）、同步复位（synchronous reset，R）、数据输出（dataout,Q）。当输入的同步复位信号为高时，否决（override）所有 ...
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2019-11-22 20:57:34
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1、原语对于FPGA就好比，是xilinx公司给用户提供的库函数， 2、原语放在ISE的哪个文件夹下？ D:\laboratory\ISE\14.7\ISE_DS\ISE\doc\usenglish\isehelp下，有个压缩包叫7_Series_Library_Guide_14.6_HDL_Tem ...
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2019-11-21 13:52:29
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1.什么是xilinx fpga全局时钟资源 时钟对于一个系统的作用不言而喻，就像人体的心脏一样，如果系统时钟的抖动、延迟、偏移过大，会导致系统的工作频率降低，严重时甚至会导致系统的时序错乱，实现不了预期的逻辑功能。xilinx fpga内的全局时钟资源可以很好的优化时钟的性能，因此在设计时要尽可能 ...
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2019-11-20 15:34:33
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整合PetaLinux工程编译和Open Source U- Boot/Linux编译 整合PetaLinux工程编译和Open Source U- Boot/Linux编译 整合PetaLinux工程编译和Open Source U- Boot/Linux编译 整合PetaLinux工程编译和Op ...
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2019-10-31 16:43:18
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前言 对于包含PS和PL的设计，两者的数据交互PL必然会用到PS端的时钟。 对于FCLK（PS端时钟输入到PL端）的约束，此时钟的基础约束已在IP中产生。以下想约束其异步时钟的时钟组特性。 注意事项：FCLK的名字在综合时不可见，在适配阶段才可见，所以对于约束文件的属性需要选择只在适配阶段有效，否则 ...
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2019-10-08 19:16:07
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