今年3月，Intel公布了牵头开发的CXL开放互连技术，服务于下一代高性能计算、数据中心，底层基于PCIe，可消除CPU与设备、CPU与存储之间的计算密集型工作负载的传输瓶颈，显著提升性能。 随后，几家巨头开始筹备组成CXL联盟，并先后吸纳了IBM、赛灵思(Xilinx)、AMD、ARM等行业巨头加 ...
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2019-10-04 09:17:06
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前言 在Block design中引出AXI接口给外部，检查设计告警如下： [BD 41-968] AXI interface port /axi_lite4 is not associated to any clock port. It may not work correctly. Please ...
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2019-09-27 11:07:56
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ZCU102实现数组成员乘以2 (一) HLS IP核 功能：将长度为100的整形数组的所有成员乘以2。 source： arry_multi.h arry_multi.cpp testbench测试正常后，export RTL，导出IP核。 (二) vivado 三种类型的AXI总线： AXI4 ...
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2019-09-15 10:34:30
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引用：https://www.cnblogs.com/YangGuangPu/p/11478487.html 最近在把Quartus Prime 15.1的工程移植到Vivado 2019.1，需要改变的地方还是很多的，先记一下差分信号在FPGA中的收发管脚定义和配置。以LVDS信号为例吧。 在7 ...
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2019-09-12 19:47:49
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MZ7020 CD 链接：http://pan.baidu.com/s/1dER3fyx 密码：2j7c 最新原理图：链接：https://pan.baidu.com/s/1esOYqC05r7MfD07WwqiqWg 提取码：0kr5 Vivado_SDK_2015.4 链接：https://pa ...
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2019-09-11 17:49:01
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最近在把Quartus Prime 15.1的工程移植到Vivado 2019.1，需要改变的地方还是很多的，先记一下差分信号在FPGA中的收发管脚定义和配置。以LVDS信号为例吧。 在7 Series FPGA & ZYNQ-7000 All Programmable SoC Library Gu ...
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2019-09-06 23:10:54
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1.ZYNQ中断简述ZYNQ中断类型：普通中断请求(IRQ,InterruptRequest)和快速中断请求(FIQ,FastInterruptRequest)。ZYNQ中断源：软件中断(SGI,SoftwareGeneratedInterrupt)、CPU私有设备中断(PPI,PrivatePeripheralInterrupt)和共享设备中断(SPI,SharedPeripheralInter
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2019-08-14 17:18:09
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拿到Z-turnBoard开发板后，第一时间在论坛求助该板子对JTAG下载器的要求，经查找资料，发现xilinx的下载器通用于所有的xilinx芯片，固还是最终在淘宝买了一个JTAG下载器，不得不说，xilinx的下载器真心贵！130多。。。拿到JTAG第一件事情就是看看该下载器能否识别芯片，好啦，先上图，打开设备管理器后的界面如图1所示，Y2a5a6i,color_FFFFFF,t_100,g_
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2019-08-08 16:18:24
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体验米尔zynq系列Z-turn Board单板时，我开始用vivado。在安装vivad工程中出了一些问题，经过不懈的重新安装，终于成功了。 下面分享我用vivado设计hello world程序：开始试用的2015.1版本，频频出错。关于hello world程序在2015.1的问题已经解决，方 ...
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2019-08-07 14:42:06
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有幸得到米尔电子zynq系列开发板Z-turn Board试用体验，下面说说我这款zynq系列的Z-TURN板子外设配置。从Z-turn Board原理图上看，目前可以配置的FPGA管脚大概有100多个，其它的管脚全部分配到A9上面，我用ISE14.6配置了几个通信接口，然后生成API接口，目前AR ...
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2019-08-07 14:35:02
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