待修正 “A timing exception is needed when the logic behaves in a way that is not timed correctly by default.” 前面谈时序约束的时候，略去了Path specific exceptions。'Pat...
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2015-08-14 13:24:34
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系列目录 时序收敛：基本概念 建立时间和保持时间（setup time 和 hold time） OFFSET约束（OFFSET IN 和OFFSET OUT） 1. OFFSET约束的写法 Offset 约束定义了外部时钟pad和与之相关的输入、输出pad之间的相对关系。这是一个基础的时序约束。O...
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2015-07-27 22:34:08
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对于FPGA而言，时序收敛是一个很重要的概念。在我看来，时序约束是必要的，但不是在最重要的，我们应该在设计初始就考虑到时序问题，而不是完全的靠约束来获得一个好的结果。但我认为，对FPGA时序的分析能力是理解其运行机制的必要条件。之前也简单看过这方面的内容，却没有很正确的认识。这两天看了看UG612和...
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2015-07-27 18:00:55
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设计一个计数程序，使用时钟clk，在这个clk的上升沿计数。
硬件上该时钟由50MHz晶振提供，因此设计时钟就要约束为50MHz，20ns时钟周期。
编译工程后打开quartus II TimeQuest：
点击Netlist -> Create Timing Netlist：
点击OK，点击菜单栏Constraints -> Create Clock：...
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2015-06-29 20:32:29
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1．约束文件的概念FPGA设计中的约束文件有3类：用户设计文件（.UCF文件）、网表约束文件（.NCF文件）以及物理约束文件（.PCF文件），可以完成时序约束、管脚约束以及区域约束。3类约束文件的关系为：用户在设计输入阶段编写UCF文件，然后UCF文件和设计综合后生成NCF文件，最后再经过实现后生成...
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2015-06-04 08:37:07
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3. Creating Timing Exceptions 创建好时钟、定义好输入输出延迟后，就可以按照这些约束对设计进行时序分析了。默认的情况下，软件按照1T 原则分析所有需要检查的timing path。在综合、布局布线时，工具也会根据时序约束，尽可能使所有timing path都满足1T的要求...
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2015-04-06 20:10:50
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四、用TimeQuest对DAC7512控制器进行时序分析 在对某个对象下时序约束的时候，首先要能正确识别它，TimeQuest会对设计中各组成部分根据属性进行归类，我们在下时序约束的时候，可以通过命令查找对应类别的某个对象。TimeQuest对设计中各组成部分的归类主要有cells，pins，ne...
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2015-04-05 23:24:36
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chip planner中一个io的结构如下图所示其中左边是输出部分右边是输入部分，但是会注意到两个结构：1，寄存器，2，delay模块以下是我的推测：这两个结构是为了做时序优化时用的，在altera提供的时序优化文档中提到有快速输入输出寄存器在io cell里。如果有正确的时序约束的话，quart...
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2015-04-02 14:57:49
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现在知道时序约束主要是FPGA to ic，或者ic to FPGA。上图可以表示FPGA to IC, IC to FPGA.fpga2ic：fpga2ext 是 fpga 致 ic 信号的走线延迟；clk2fpga 是时钟信号致 fpga 的走线延迟；clk2ext 是时钟信号致 fpga 的走...
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2014-11-30 13:42:13
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黑金动力的资料还是非常有价值的。通过建模篇，对于给定的时序关系，我总能实现。但是，这总是很初级的能力。也只是为后面的建模服务。所以，现阶段我的能力还是非常有限。我相信我一定会成为牛人，能够独挡一面。借用同学的一句话：仰望星空，脚踏实地。现在来学习FPGA的时序约束。时序约束，是要对时序有要求为前提才...
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2014-10-12 17:20:58
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