今天在将SRIO的数据存入FIFO后，然后把FIFO中的数据不断送入FFT进行运算时，对于几个控制信号总产生问题。所以单独对FIFO进行了仿真。原来感觉FIFO的几个参数端口一目了然啊，还需要什么深入了解吗，在实验发生问题才知道当时的想法多么幼稚啊。 下面对xilixn FIFO核进行下简单说明，配 ...
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2017-12-04 16:38:43
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AXI4 STREAM DATA FIFO是输入输出接口均为AXIS接口的数据缓存器，和其他fifo一样是先进先出形式。可以在跨时钟域的应用中用于数据缓冲，避免亚稳态出现。支持数据的分割和数据拼接。在使用该IP核之前，我们应该熟悉该IP核的各种参数设定的含义。 上图则是该IP核的参数设定界面（开发环 ...
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2017-12-01 17:41:50
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PCIe to AXI Translation——PCIe 内存空间到AXI内存空间的转换 UltraScale系列芯片包含PCIe的Gen3 Integrated Block IP核在内的多种不同功能的IP核都会有一页设置为PCIe：BARs，设置IP核的Base address register ...
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2017-12-01 17:41:12
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[求助] 关于DDR3的读写操作，看看我的流程对吗？ 最近简单调了一下KC705开发板上面的DDR3，型号是MT8JTF12864HZ-1G6；有时候加载程序后，发现读出数据不是写进去的，在这将我的操作思路说下，有弄过的说说哪块有问题：1.ip核的sys_clk_i给400M时钟，clk_ref_i ...
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2017-12-01 15:16:23
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一度因为DDR3的IP核使用而发狂。 后来因为解决问题，得一感悟。后面此贴会完整讲述ddr3 ip的使用。（XILINX K7） 感悟：对于有供应商支持的产品，遇到问题找官方的流程。按照官方的指导进行操作。由于使用软件版本不同可能语法之间有出入或着不兼容，此时常识寻找下载版本最接近的官方Guide来 ...
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2017-11-28 14:22:53
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FIFO IP核仿真 1.FIFO IP核配置 2.FIFO测试逻辑代码 首先往FIFO里面写入512个数据（FIFO深度的一半），然后再开始同时往FIFO里面写入，读出数据。FIFO读和写的时钟域不同，对于不同时钟域的信号应该进行区分，状态机也应该分开来写。 3.测试脚本 4.仿真波形分析 仿真波 ...
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2017-10-26 19:58:24
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本文设计思路源自明德扬至简设计法。在之前的几篇博文中，由于设计比较简单，所有的功能都是用verilogHDL代码编写实现的。我们要学会站在巨人的肩膀上，这时候就该IP核登场了！ 说白了，IP核就是别人做好了的硬件模块，提供完整的用户接口和说明文档，更复杂的还有示例工程，你只要能用好这个IP核，设计已 ...
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2017-10-06 15:53:06
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FIFO是先进先出，可以用fifo来处理跨时钟域的数据传输问题，用到的地方特别多，一定要搞会。 在学习调用fifo的IP核中发现有normal synchronous FIFO mode 和 Show-ahead synchronous FIFO mode这两种模式，就研究一下。 研究 IP 核最方 ...
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2017-09-25 17:36:23
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IP核生成Quartus生成DDR2 ip流程如下：点击菜单栏的Tools->MegaWizard Plug-In Manager，弹出 选择IP类型，保持路径即文件名等，如下图 点击next，按下图设置：输入时钟50Mhz，DDR驱动时钟150Mhz，Full rate模式，位宽32Bit，器件选... ...
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2017-09-24 18:19:51
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阅读<AXI4-Stream Infrastructure IP Suite v2.2>笔记 为了配合tpg和video_out IP核的使用，我们需要使用此组件中的AXI4-stream subset converter IP核。 IP核GUI配置界面如下： 需要重点关注的是：TDATA Rema ...
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2017-09-15 10:19:49
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