1、在MATLAB命令窗口输入fdatool后回车，打开“Filter Designer & Analysis Tool”工具界面： 2、点击左下角的Set quantization parameter，设置Filter arithmetic为Fixed-point（定点，由于有些FPGA中是不能直 ...
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2018-11-01 16:05:05
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目的： 自定义一个IP核，通过AXI总线与ARM系统连接 环境： Win7 32bit Vivado2014.4.1 Xilinx sdk2014.4 开发板： Zc702 第一步： 新建一个自定义的HDL模块，本实验新建一个16位加法器，保存为test.v,代码如下 module test( in ...
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2018-10-31 20:05:03
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1.在project中选择IP Catalog 在IP Catalog中选择 >Block Memory Generator >RAMs&ROMs&BRAM >Block Memory Generator 2.basic 选择Single Port ROM 3.设置PORT A的宽度和深度 4.Lo ...
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2018-10-29 19:58:09
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Zedboard OLED Display Controller IP v1 介绍 Author:zhangxianhe 本文档提供了快速添加，连接和使用ZedboardOLED v1.0 IP内核的说明。运行在ARM处理器系统上的测试应用程序用于通过其驱动程序的功能与IP进行通信。 Vivado设 ...
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2018-10-17 00:18:32
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ilinx Vivado的使用详细介绍（3）：使用IP核 Author:zhangxianhe IP核（IP Core） IP核（IP Core） Vivado中有很多IP核可以直接使用，例如数学运算（乘法器、除法器、浮点运算器等）、信号处理（FFT、DFT、DDS等）。IP核类似编程中的函数库（例 ...
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2018-10-15 20:39:56
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说白了，IP核就是别人做好了的硬件模块，提供完整的用户接口和说明文档，更复杂的还有示例工程，你只要能用好这个IP核，设计已经完成一半了。说起来容易，从冗长的英文文档和网上各个非标准教程中汲取所需，并灵活运用还是需要下一番功夫的。 我认为其中最重要的几点如下： 1) 提供给IP核正确的时钟和复位条件； ...
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2018-09-03 02:22:11
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一 、前言 VGA是最常见的视频显示接口，时序也较为简单。本文从利用显示屏通过VGA方式显示测试图案及静态图片着手带大家接触图像显示应用，算是为后续VGA显示摄像头采集图像以及HDMI高清数字显示方式打个基础。 二、VGA显示原理 关于VGA的详细解释可查看参考文献1，这里主要讲解下根据VGA的分辨 ...
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2018-09-02 23:45:05
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目的： 自定义一个IP核，通过AXI总线与ARM系统连接 环境： Win7 32bit Vivado2014.4.1 Xilinx sdk2014.4 开发板： Zc702 第一步： 新建一个自定义的HDL模块，本实验新建一个16位加法器，保存为test.v,代码如下 module test( in ...
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2018-08-31 00:24:37
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2018-08-23 22:11:31 DSP可以直接与FPGA通信，但通常用一个DSP控制多个芯片器件，这个时候需要借助交换机网络。 主要的参数配置，在DSP中完成，例如接收机中的信道化控制： FPGA的IP核配置参考文档：pg007.pdf if(clkmain_rst)begin dest_i ...
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2018-08-23 23:14:15
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1. 配置IP核可以参考网上教程，有很多，这里不做赘述。注意的是本次使用的是单端口RAM， 在设置时，人为勾选了ena片选信号。 2. 关于配置RAM时的数据宽度和深度问题。 答： 数据宽度规定为8位， 数据深度本来定义18根地址总线，把深度在设置中定义为18。但在初始化端口中显示addr只有4位， ...
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2018-08-23 15:45:18
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