FPGA边沿检测Verilog代码（上升沿，下降沿，双边沿） 实现思路：用两个一位寄存器直接异或可以实现 代码实现： ? module edge_detect( input clk, input rst_n, input data_in, output raising_edge_detect, // ...
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2020-03-12 18:25:54
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(1)状态机跑飞的原因 两种可能：1）状态机的输入信号与本地时钟不同步，出现了冒险竞争现象，造成状态机死锁。 2）状态机综合后没有生成一旦进入非有效状态便立即复位，然后进入某个有效状态的电路。解决办法：1）把外部引入的异步输入信号，做同步处理，作为本状态机的输入。 2）用综合指令或者约束，强行规定综 ...
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2020-03-10 14:02:48
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FIFO是跨时钟域数据传输中常用的缓存器。一般情况下，自己设计的异步FIFO（无特殊说明以下均简称FIFO）虽然能应付90~99%的场景，但是由于设计缺陷，导致在1%的极端情况下会出问题，还不容易发现，所以设计合理的FIFO至关重要。 对于同步FIFO，因为读写属于同一时钟域，可以直接采用计数的方式 ...
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2020-03-04 14:29:59
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一、前言 最近学习牟新刚编著《基于FPGA的数字图像处理原理及应用》的第六章直方图操作，由于需要将捕获的图像转换为灰度图像，因此在之前代码的基础上加入了RGB图像转灰度图像的算法实现。 2020-02-29 10:38:40 二、RGB图像转灰度图像算法原理 将彩色图像转换为灰度图像的方法有两种，一 ...
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2020-02-29 12:59:32
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一、背景 如果clk_a时钟域中的某个任务需要在clk_b时钟域中来完成。则可以采用以下设计：通过框图可知人任务的跨时钟域的处理相当于两个买冲刺你好的跨时钟域的处理。在两个标志信号跨时钟域完成后，在此期间相关任务的跨时钟域。 这只是其中的一种方法。 二、模板 模块 TaskAck_CrossDoma ...
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2020-02-24 18:37:32
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在做项目的时，我们经常会使用到多个时钟。每一个时钟在FPGA内部都会形成一个时钟域，如果一个时钟域中要用到另外一个时钟域的信号，也就形成了跨时钟域的操作，这时候要格外小心。 一、实际使用背景 假设在项目中需要在clk_b时钟域中用到用到来自clk_a中的信号。那么此信号就需要从clk_a时钟域跨越到 ...
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2020-02-24 12:49:18
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*本文是对Xilinx官方教学视频部分内容的提炼和简单整理 原视频地址：http://v.elecfans.com/video/ysp-v2.html 1 HLS视频库与OpenCV OpenCV是可以直接在ARM架构上运行的计算机视觉库，但是在FPGA上不能直接处理。 在HLS中对OpenCV的开 ...
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2020-02-24 10:05:45
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受影响系统：Intel Quartus Prime Pro Edition < 19.3描述：CVE(CAN) ID: CVE-2019-14603 Intel Quartus Prime Pro是英特尔公司的一套多平台设计环境，它包含了设计FPGA、SoC 和CPLD 所需的一切。 Intel Q ...
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2020-02-20 11:38:19
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说明：XMOS这次致力于打造全新的，颠覆性的嵌入式平台，简化开发人员要学一堆东西才能开发一款高性能AIOT产品的痛点。XCORE.AI集单片机，AI，FPGA，DSP于一身，嵌入式软件开发人员可以灵活的实现各种控制，而不用担心固定的硬件性能/资源不够用的问题。并且性能强劲，可以让物联网终端设备在本地 ...
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2020-02-19 20:58:59
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FPGA基础知识关键点摘要 一.组合逻辑和时序逻辑的区别：组合逻辑与输入直接实时相关，时序逻辑还必须在时钟上升沿出发后输出新值，有没有时钟输入是他们最大的区别！组合时序容易出现竞争冒险现象出现亚稳态，时序逻辑不会出现，且更容易达到时序收敛所以必须很好的掌握时序逻辑 设置不使用的 IO 为 为 in- ...
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2020-02-15 10:16:56
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