问题：Xilinx FPGA时钟IP核的最低频率为4.687MHz，那要如何实现一个256KHz的时钟呢？ 方法：可实例化一个4.96MHz的时钟，然后16倍分频即可。 注意：4.96MHz采用16倍分频，与40.96MHz采用160倍分频，效果上虽然一样，但是，其他各类IP核的时延却不一样，需要注 ...
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2020-04-23 20:48:56
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1.软件是将01编码翻译出来再去控制一个运算电路，FPGA里面没有这些东西 2.FPGA内部主要三块：可编程的逻辑单元、可编程的连线和可编程的IO模块。 3.可编程的逻辑单元：其基本结构类似存储器(SRAM、 FLASH等)制成的4输入或6输入1输出地“真值表”加上一个D触发器构成。任何一个4输入1 ...
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2020-04-22 13:12:00
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基于Xilinx Kintex-7 FPGA K7 XC7K325T PCIeX8 四路光纤卡 一、板卡概述 板卡主芯片采用Xilinx公司的XC7K325T-2FFG900 FPGA，pin_to_pin兼容FPGAXC7K410T-2FFG900，支持8-Lane PCIe、64bit DDR3 ...
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2020-04-13 16:48:17
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一、UDP协议介绍 UDP是User Datagram Protocol 的简称，中文名是用户数据报协议，是OSI（Open System Interconnection，开放式系统互联）参考模型中一种无连接的传输层协议，提供面向事务的简单不可靠信息传送服务，IETF RFC768是UDP的正式规范 ...
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2020-04-12 18:36:35
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一、IIC基本概念 IIC 总线（I2C bus， Inter-IC bus）是一个双向的两线连续总线，提供集成电路（ICs）之间的通信线路。IIC总线是一种串行扩展技术，最早由Philips公司推出，广泛应用于电视，录像机和音频设备，IIC 总线的意思是“完成集成电路或功能单元之间信息交换的规范或 ...
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2020-04-06 12:10:22
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1、管脚兼容性设计 FPGA在芯片选择的时候尽量选择兼容性好的封装，那么在硬件设计时，就要考虑如何兼容多种芯片问题；在相同封装、兼容多个型号的FPGA设计中，一般原则是按照通用IO数量少的芯片来设计电路 2、根据电路布局来分配管脚功能 FPGA的通用IO管脚功能定义可以根据需要来指定，在电路图设计过 ...
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2020-03-17 22:34:50
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1 module tlv5618( 2 clk ,//50MHz时钟 3 rst_n ,//复位 4 dac_data ,//16位数据输入 5 start ,//DAC驱动使能 6 set_done ,//数据转换完成标志位 7 8 dac_cs_n ,//片选 9 dac_din ,//16数据 ...
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2020-03-15 13:31:21
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在我实际涉及的项目中，基本没有遇到多周期路径约束的情况，所以之前关注的不多，为了巩固基本知识，借此梳理这个约束。 1. 目的 目的就是说什么时候需要用到多周期约束？ Vivado、TimeQuest等时序引擎默认是按照单周期关系分析数据关系的，即数据在发起沿发送，在捕获被捕获，发起沿和捕获沿相差一个 ...
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2020-03-14 14:29:14
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程序代码: module uart_byte_rx( clk ,//50MHz时钟 rst_n ,//复位 baud_set ,//波特率设置 rs232_rx ,//rs232数据接收 data_byte ,//并行数据输出 rx_done //单个字节接收完标志 ); //参数定义s param ...
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2020-03-12 23:43:41
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以下知识是通过学习小梅哥FPGA后所总结的思路 USB转TTL电路图： UART发送端发送一个字节数据时序图： 对于其中的每一位进行采样，一般情况下每一位数据的中间点是最稳定的，因此一般应用中，采集中间时刻时的数据即可，如下图所示： 但是在工业应用中，往往有非常强的电磁干扰，只采样一次就作为该数据的 ...
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2020-03-12 18:49:10
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