时间：2016.10.27 前言：我们知道vivado软件是用于xilinx的7系列及以上器件的FPGA开发工具。 随着版本的不断更新，也变得越来越庞大、臃肿！ 正经的下载出处当然是xilinx官网。 可是，普通网页下载外国网站资源的速度实在不堪入目。 目前，典型的方法是寻找网盘链接。 不过现阶段国 ...
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2016-10-28 03:24:26
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notepad++与vivado关联 打开vivado软件，选择菜单栏“Tools——>Options…”，在弹出的对话框中，选择General选项卡，如图1所示。 图1 选择General选项卡 拉动右边的滚动条到Text Editor栏目，选择“Custom Editor…”，如图2中的1所示。 ...
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2016-09-08 18:09:55
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Vivado轻松实现IP封装 1、新建一个测试工程 工程化的设计方法是离不开工程的，第一步往往都是新建工程，后面我会学习去工程化的开发方法，可能会更加高效。 2、利用向导完成IP封装 2.1、启动IP向导 方法为：ToolsàCreate and Package IP…，如图1所示。 图1 创建或者 ...
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2016-09-08 09:46:18
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操作系统：Ubuntu 16.04 LTS 应用软件：Vivado 2016.2 + petalinux 2016.2 参考官方应用手册：ug1144-petalinux-tools-reference-guide.pdf 1、软件安装 1.1 基础软件安装 在安装应用软件前，需要为zynq开发环境 ...
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2016-09-07 19:23:13
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之前最常用的一个attribute就是mark_debug了，语法如下：(*mark_debug="ture"*)。 今天又学到几个新的，原文在这里：http://china.xilinx.com/support/answers/54357.html 一、PARALLEL_CASE (Verilog ...
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2016-08-21 19:56:19
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ZYNQ开发（一）__ PS裸奔hello_world 工具:Vivado 2015.4 步骤： 1、打开VIVADO创建一个新的工程，选择工程文件夹存放目录，填写工程的名字。 2、选择器件，我的是xc7z010clg400-1根据向导一直next。 二、IP Integrator 1，创建空的bl ...
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2016-08-16 21:50:33
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report_design_analysis可以用来对时序问题的根本原因进行分析，进而寻找合适的时序优化方案，达到时序收敛的目的。 一、分析时序违例路径 Vivado工具会优先对最差的路径进行时序优化，最终并不一定成为critical path。因此分析时序违例路径时，并不仅仅关注critical ...
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2016-08-14 13:07:44
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在使用vivado和SDK进行设计开发的时候，通常需要登录到远程服务器上进行，但是会遇到一个问题就是，所使用的开发板通常是连接在自己的电脑上（local-PC），那要怎么才能让运行在服务器上的设计软件检测到连接在本地的设备呢？Vivado开发套件提供了一个解决方法，就是使用Hardware Serv ...
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2016-08-03 21:50:50
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1.今天做一个秒表实例，介绍用Vivado制作FPGA工程
2.使用两个按键key0（秒表驱动、暂停）、key1
下面演示Vivado操作过程
1.create project（图）
2. 一般来说都会选择它（图）
3.不选择源文件（图）
4.选择芯片（我们用的是xc7a35tftg256-1）也可以用过滤器选择芯片（图）
5.单击完成，我们的工程就创建完了...
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2016-07-13 16:50:08
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打开vivado，点击create New Project，
下边的建立子目录工程一定要勾选。点击下一步：
选择第一个，下方可选项不要勾选。点击下一步：
选择verilog语言，不添加文件，然后一直点击下一步：到了选板子的步骤，直接点击boards，
选择如图：
完成。
创建zynq嵌入式系统：创建一个block Design ，在Flow Navigator区域展开IP...
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2016-07-13 16:17:16
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