双击桌面的vivado图标，（可能有点慢） 弹出主菜单界面，点击create new project 这是介绍界面，next~ 添加好工程名，和工程位置，next~ 选择rtl Project，next~ 选择板卡型号，我这里使用的是A-7系列的basys3，用户根据自己的板卡型号自定义，next~ ...
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2017-06-11 00:56:23
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Vivado简单调试技能 1.关于VIO核的使用 首先配置VIO核： 配置输入输出口的数量5,5 配置输入口的位宽 配置输出口位宽和初始值。 例化与使用： 一定要注意的是，准确给定这个核的时钟，probe_in端口目前还不知道怎么用，只使用了probe_out端口。使用场景就是让这个核输出某个数值到 ...
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2017-06-08 19:36:37
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? 最新消息请看最后~ 我的任务是分析Verilog程序中的算法...于是自然搭配Xilinx(赛灵思)发布的vivado集成开发环境进行分析.我用的版本是vivado 2017.1版本,在这之前,2014.4版本总是会出现各种奇怪的错误...比如编译时出现: [Vivado 12-1345] Er ...
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2017-06-04 14:41:44
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在KC705的平台上，实现HDMI的example有两个，xapp1287，xapp1291。其中1291偏复杂。 因为我没有HDCP的license，使用xapp1287的tcl生成工程是不行的，直接error掉了。vivado用tcl生成工程，如果有error工程里是啥都没有的 —— 白折腾 x ...
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2017-06-02 14:47:22
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搭建Vmware Workstation 12 + Kylin 4.02(Ubuntu 16.04) + petalinux + Vivado ...
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2017-05-21 13:51:40
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目标---------------------------------------------------视图菜单(VivadoSDK)文件目录文件格式流程：工程->非工程->脚本CreateHardwareDesignCreateHardwareIPUseHardwareIP:ARMAXIUSBDMARAMCLKRSTCreateSoftwareDesign方法------------------------------------------..
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2017-05-20 23:33:59
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双击桌面的vivado图标，（可能有点慢） 弹出主菜单界面，点击create new project 这是介绍界面，next~ 添加好工程名，和工程位置，next~ 选择rtl Project，next~ 选择板卡型号，我这里使用的是A-7系列的basys3，用户根据自己的板卡型号自定义，next~ ...
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2017-05-20 14:58:48
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关于vivado xdc文件时钟约束的初识 1.Primary Clocks(主时钟) 然而，对于比较复杂的时钟： 2.某个模块采用的主时钟（比如说GT） 3.时钟分频 4.复杂一点的时钟描述 5.XDC文件的命令 ...
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2017-05-11 19:42:03
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Xilinx FPGA开发环境vivado使用流程 1.启动vivado 2016.1 2.选择Create New Project 3.指定工程名字和工程存放目录 4.选择RTL Project 5.选择FPGA设备 6.工程创建完成后 7.开始编写verilog代码 第一步：点击Add Sour ...
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2017-05-10 19:57:49
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This problem could occur when support and/or tclapp directories are missing in your $HOME/.Xilinx/Vivado/2014.3/XilinxTclStore directory. To work arou ...
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2017-04-21 20:14:32
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