解决方法是通过参考http://forum.digilentinc.com/topic/611-vivado-launching-sdk-importing-hardware-specification-error/解决的。 这个问题的出现是由于工程路径中有空格出现导致的。 例如D:\work sa ...
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2016-07-08 19:35:40
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vivado软件中也自带仿真工具，但用了几天之后感觉仿真速度有点慢，至少比modelsim慢挺多的。而modelsim是我比较熟悉的一款仿真软件，固然选它作为设计功能的验证。为了将vivado和modelsim关联，需要进行一些设置，下面一一介绍。 一、在vivado中设置modelsim（即第三方 ...
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2016-06-26 00:32:27
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上篇文章实现了了PS接受来自PL的中断，本片文章将在ZYNQ的纯PS里实现私有定时器中断。每个一秒中断一次，在中断函数里计数加1，通过串口打印输出。 *本文所使用的开发板是Miz702(兼容zedboard) PC 开发环境版本：Vivado 2015.2 Xilinx SDK 2015.2* 中断 ...
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2016-06-09 18:33:48
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本篇文章主要介绍外设（PL）产生的中断请求，在PS端进行处理。 在PL端通过按键产生中断，PS接受到之后点亮相应的LED. 本文所使用的开发板是zedboardPC 开发环境版本：Vivado 2015.4 Xilinx SDK 2015.4 搭建硬件工程 建好工程后，添加ZYNQ IP 双击 ZY ...
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2016-06-09 17:14:14
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xilinx vdma详解，包括仿真和综合应用...
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2016-06-06 01:13:31
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一 ， 7series clock 二， SDRAM comtroller （DDR） 4、熟悉DDR2/3协议或Ethernet相关协议，并有实际项目经验者优先； 三，AXI bus(AMBA) 四， vivado,quartus 五，熟悉部分下述IP：CPU/DSP，AMBA，Video, 并行 ...
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2016-05-28 21:52:23
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EDA Tools： 1、Vivado 2015.1(64-bit) 2、Modelsim SE-64 10.1c Time： 2016.05.26 喜欢使用Modelsim工具独立进行代码的仿真。也不是Vivado自带的不好（至少目前的小代码没啥影响） 只是在一个vivado工程进行仿真时，添加文 ...
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2016-05-26 10:23:22
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一、主模块 交通灯和七段计数 二、分频 clk初始时钟25MHz，分频之后1s一个脉冲 抄了好多。 但是也改了好久好久好久好久。 Vivado真特么难用，这游戏不适合我 要回归Quartus II 。 ...
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2016-05-24 20:52:47
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vivado保存debug波形 Vivado下debug后的波形通过图形化界面并不能保存抓取到波形，保存按钮只是保存波形配置，如果需要保存波形需要通过TCL命令来实现：write_hw_ila_data 0730_ila_1 [upload_hw_ila_data hw_ila_1]write_hw... ...
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2016-05-23 16:51:32
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前言 本文主要讲解了使用Vivado HLS设计简单C语言的二选一选择器算法的硬件HLS开发的全流程，包括工程创建-算法验证和仿真-算法综合-RTL仿真-IP封装等步骤。 参考网站： http://blog.chinaaet.com/cuter521/p/36069 http://blog.chin ...
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编程语言 时间：
2016-05-16 19:09:58
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