tcl console里面执行 write_cfgmem -format mcs -interface spix4 -size 128 -loadbit "up 0 E:/x.bit" -file x.mcs Ffor CFGBVS and CONFIG_VOLTAGE as: set_proper ...
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2016-05-07 13:22:08
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版本：2015.1 这是一个很便利FPGA工程师的文档整理收纳神器。 针对个人使用上的习惯，进行简单的2项设置。 打开文档导航器，点击右上角的设置按钮，将会弹出下图的对话框。 修改设置： 其一，将文档下载的存放目录由默认的C盘文件夹改为自己想要的其他盘符位置； 其二，将默认PDF阅读器由阿杜比改为自 ...
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2016-04-28 01:52:32
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http://www.tuicool.com/articles/eQ7nEn
终于到了HLS部分。HLS是High Level Synthesis的缩写，是一种可以将高级程序设计语言C，C++，SystemC综合为RTL代码的工具。
生产力的发展推动了设计模式。在电子技术初级阶段，人们关注的是RLC电路，通过建立微分方程求解电路响应。门级电路是对RLC的初步封装，人们进而采...
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2016-04-10 14:52:54
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问题描述如下： 1. 使用Vivado SDK 2014.2已经创建了工程，但是此时，hdf文件增加了外设，需要重新创建工程以更新SDK中的外设描述； 2. 使用新的hdf创建工程后，发现system.mss文件中有些外设的BSP包名称显示为红色，把system.mss改成可编辑模式后，看到外设对于
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2016-03-11 11:52:21
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Vivado 中的增量设计会重新利用已有的布局布线数据来缩短运行时间，并生成可预测的结果。当设计有 95% 以上的相似度时，增量布局布线的运行时间会比一般布局布线平均缩短2倍。若相似度低于80%，则使用增量布局布线只有很小的优势或者基本没有优势。 当设计进行到后期，每次运行改动很小，在开始后端实现前...
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2016-02-18 22:49:56
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打开vivado工程后，发现右上角如下图所示：重新编译这两个ip核后，对整个工程synthesis，工程报错[Synth 8-729] Failed to open './.Xil/Vivado-4460-WIN-QGJR3VNA4GQ/realtime/tmp/25F5B000.rtd.strap...
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2016-02-17 22:17:40
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vivado sdk生成elf文件出错：make: Interrupt/Exception caught (code = 0xc00000fd, addr = 0x4227d3) Might be a different reason, but this problem is apparently ...
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2016-02-17 20:52:25
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说到vivado的仿真确实是很有意思，不管是ISE还是Quartus都可以自己自动生成测试平台的完整构架，但是vivado不行，所有的测试代码自己写！（我反正是查了好久，都没发现vivado如何自动生成测试平台的完整构架）。 而且vivado与众不同的地方是，他的测试文件和设计文件的类型是一模一样的...
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2016-01-21 09:14:00
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来源：http://blog.chinaaet.com/ad604/p/37169强大的Vivado IP工具——自定义IP的使用http://comm.chinaaet.com/adi/blogdetail/37170.html
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2015-10-14 21:45:36
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VHDL : signal wv_data_flash : std_logic_vector(63 downto 0) ; attribute mark_debug: string attribute mark_debug of wv_data_flash : s...
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2015-08-25 13:19:18
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