使用软件: Vivado （需要使用.coe文件） 1 ：(1) 生成.coe文件 新建一个txt文档，后缀名改成.coe. (注意文件名一定要英文开头，不能出现中文和中文的字母和特殊符号) (2) 文档格式如下: 建完直接保存即可使用。 2 ： (1) 添加rom核 (2) 调试rom IP核 ( ...
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2020-06-15 09:14:42
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矮人看戏何曾见，都是随人说长短 赵翼 Directive: opt_design (Logic optimization) 逻辑优化 power_opt_design (Power optimization) 功耗优化 place_design (Placement) 布局 phys_opt_des ...
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2020-06-08 23:24:34
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最近在调Xilinx的ZYNQ 7015，按照教程从Vivado中Launch SDK后遇到了个问题，SDK的菜单栏消失了，真的没了，我的环境是ubuntu 16.4.百度好久都没有人遇到该问题，经过一番摸索，结合ubuntu下eclipse不显示菜单栏的解决办法和Vivado终端的打印信息，找到了 ...
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2020-06-06 16:54:26
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Simulation : Behavioral Simulation / post Implementation Simualtion ...
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2020-06-05 23:01:29
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VIVADO 流程： input：verilog/VHDL/System Verilog /IP/DSP/uP; synthesis：synth_design、report_timing_summary; implementation：opt_design、place_design、route_de ...
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2020-06-03 23:11:48
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ZYNQ的自定义IP 1、实验原理 在vivado中可以将自己写的verilog模块封装成IP核，并入bd设计，有效地提高了PS到PL的设计内联能力。同时，这部分的学习可以将verilog的基础知识转移到嵌入式设计中。所以，这是一个基本的能力。 2、实验操作 一、创建工程 这一步根据自己的开发板选型 ...
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2020-05-14 13:28:00
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1. 建立工程 新建工程。 工程名和工程路径。 根据芯片型号选择。 其他一路Next直至Finish。 2. 源文件 新建源文件： Add Sources→Add or create design sources Verilog代码：（这里先以流水灯为例） module led_stream( ou ...
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2020-05-01 20:24:34
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board：zcu106 tool： vivado 2019.2 vitis 2019.2 petalinux 2019.2 doc：PG252 UG1209 ref：http://www.zynqnotes.com/a-simple-vcu-design ref：https://xilinx-wi ...
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2020-04-30 17:06:33
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1.vitis platform wrapper工程一直报out-of-date 而且编译不过 解决：删除wrapper工程重建 platform project 2.随之而来的之前依赖于老的platform的工程都出现叉叉号，编译也过不了 在system下面的project的fsbl_a53.pr ...
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2020-04-27 17:28:45
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赛灵思官方提供了cordic(coordinate rotational digital computer) ip核实现直角坐标极坐标变化，三角函数的操作。我介绍下它进行反正切求解的使用： 新建个简单工程：bd如下 进行ip设置，选择运算位反正切后，ip端口回自动变为上图，再引出2个总线和时钟，xi ...
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2020-04-03 00:38:47
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