FPGA公司主要是两个Xilinx和Altera（现intel PSG），我们目前用的ISE是Xilinx的开发套件，现在ISE更新到14.7已经不更新了，换成了另一款开发套件Vivado，也是Xilinx的产品，intel的 ...
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2019-06-22 12:15:46
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开篇体会; Xilinx的ZYNQ系列FPGA是二种看上去对立面的思想的融合，ARM处理器的串行执行+FPGA的并行执行，着力于解决大数据处理、人工智能等复杂高性能算法处理。 新的设计工具的推出，vivado HLS，更加注重嵌入式系统的系统级建模，通过HLS工具，用户只需要编写C语言代码，就可以让 ...
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2019-06-18 09:21:37
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OptimizationUsing Vivado HLS, you can apply different optimization directives to the design, including:? Instruct a task to execute in a pipeline, all ...
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2019-05-29 14:56:27
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OptimizationUsing Vivado HLS, you can apply different optimization directives to the design, including:? Instruct a task to execute in a pipeline, all ...
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2019-05-29 14:18:08
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1.框架总览 平台：vivado 2016.4 FPGA：A7 在实际应用中，我们几乎不可能自己去编写接口协议，所以在IP核的例程上进行修改来适用于项目是个不错的选择。 通过vivado 中有关PCIe的IP核，生成相应的例程，综合之后可以得到如下图的工程结构。 如果在自己的项目中直接使用IP核的话 ...
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2019-05-05 18:12:47
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一、前言 无论是FPGA应用开发还是数字IC设计，时序约束和静态时序分析（STA）都是十分重要的设计流程。在FPGA设计中，可以在综合后和实现后进行STA来查看设计是否能满足时序上的要求。本文阐述基本的时序约束和STA操作流程。内容主要来源于《Vivado从此开始》这本书，我只是知识的搬运工。 二、 ...
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2019-04-05 10:44:00
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开发环境：win 10 开发平台：vivado 2015.4目的：在zynq7000的基础上以zedboard为硬件平台实现流水灯，zynq7000系列有一个硬件FPGA和两个ARM-A9硬核，FPGA部分被称为PL(Programmable Logic),不使用SDK来进行实验。流程：正式开始建立... ...
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2019-02-26 09:17:09
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Xilinx®Vivado®集成设计环境（IDE）通过设置对象属性的值，可以对设计对象进行物理约束。 例子包括：?I / O约束，例如位置和I / O标准?放置约束，例如单元格位置?路由约束，例如固定路由?配置约束，例如配置模式与时序约束类似，物理约束必须保存在Xilinx设计约束（XDC）文件或T ...
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2019-02-25 16:32:10
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此次任务的主要目标是完成之前三次的仿真任务以及uart协议串口接收的代码编写，仿真还是花了不少时间的，因为仿真用的板子是ego1，利用vivado来下板子，之前一直是通过ise在basys3上完成板级实验，要说的是，ego1提供的是100mhz的频率时钟，所以需要一个时钟分频来校对 100hz转25 ...
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2019-02-07 22:06:44
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疑惑 有一天我在上网，逛着逛着看到一个叫 "https://pan.baidu.com/share/init?surl=6Nu03YJLuz_aYuGQMm_8oQ" 的链接，那个网页的标题好像叫“Vivado 2017.4”，不是很懂“”是什么意思。 Vivado设计思想 Vivado 是以IP为 ...
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2019-02-01 15:48:57
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