相位偏转角估计（复数相角计算） Verilog 1 /********************************************************************/ 2 /*模块名称：Estimation_Phase ******/////// 3 /* ******// ...
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2020-06-29 22:58:03
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今天给大侠带来直接扩频通信，由于篇幅较长，分三篇。今天带来第一篇，上篇，基础理论介绍，接下来还会介绍“系统Verilog 实现”以及仿真等相关内容。话不多说，上货。 导读 本篇适用于有一定通信基础的大侠，本篇使用的理论不仅仅是扩频通信。为了便于学习，本篇只把设计中使用的理论进行说明讲解。包括扩频通信 ...
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2020-06-29 11:30:07
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进程与线程 1、system verilog中，进程之间的同步不可以采用（Semaphore），可以采用（Event, Mailbox, Fork/join）. 解析：Semaphore是一种线程仲裁结构，不能用关于内部事件同步。 测试点与测试用例 1、测试用例是用来覆盖测试点的，一个用例只能覆盖一 ...
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2020-06-28 13:36:26
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上一节我们实现RAM的相关知识，也对比了RAM和FIFO的区别；FIFO：先进先出数据缓冲器，也是一个端口只读，另一个端口只写。但是FIFO与伪双口RAM的不同，FIFO为先入先出，没有地址线，不能对存储单元寻址；而伪双口RAM两个端口都有地址线，可以对存储单元寻址。但是FIFO内部的存储单元主要是 ...
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2020-06-27 11:48:45
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一. 实验内容 设计一个单周期CPU，要求： 1. 实现MIPS的20条指令 2. 在该CPU上实现斐波那契函数 计算机每执行一条指令都可分为三个阶段进行。即取指令（IF）——>分析指令（ID）——>执行指令（EXE） 取指令：根据程序计数器PC中的指令地址，从存储器中取出一条指令，同时，根据控制信 ...
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2020-06-24 11:51:30
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Verilog -- 序列发生器的设计 @(verilog) 1. 题目 产生序列信号11010111至少需要几级触发器？ 2. 思路1 - 状态机实现 最容易想到的就是采用状态机，每个状态输出序列中的一位，发送完一组序列后回到开始状态继续循环。需要注意的是状态变量的位宽，由于题目要求采用最少的触发 ...
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2020-06-21 13:42:03
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Verilog中的生成语句主要使用generate语法关键字，按照形式主要分为循环生成与条件生成，主要作用就是提高我们的代码的简洁度以及可读性。 一、循环生成 语法如下： 1 genvar i; 2 generate 3 for (i=0; i< ？？; i=i+1) 4 begin:循环的段名 5 ...
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2020-06-19 22:51:27
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首先需要分析题意，设计出模块的输入和输出： 1.此题中的32.768Khz是个很有意思的频率，在日常使用中，32.768Khz比较容易分频以便于产生1s的时钟频率，1s/(1/32768)=32768，对于32.768Khz计数一秒钟需要计数32768个时钟周期=2^15，设置一个15位的计数器，当 ...
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2020-06-14 14:31:57
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参考： https://www.cnblogs.com/HolmeXin/p/9448626.html http://bbs.eetop.cn/thread-857651-1-1.html?_dsign=1ad959fa http://bbs.eetop.cn/thread-613258-1-1.h ...
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2020-06-08 23:31:38
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QAM调制 Verilog代码 `timescale 1ns / 1ps ////////////////////////////////////////////////////////////////////////////////// // Company: // Engineer: // // ...
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2020-06-06 18:26:27
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