链接https://hdlbits.01xz.net/wiki/Alwaysblock1 （1）Alwaysblock1 module top_module( input a, input b, output wire out_assign, output reg out_alwaysblock ) ...
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2021-01-18 10:48:31
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###(一) UART 介绍 略……（后续会补上） ###(二) UART 软件 略……（后续会补上） ###(三) UART 模块介绍 下面先介绍UART关键的3个模块，可以先不理解其中的工作原理，先了解这几个模块的作用与效果。 /* Uart时钟信号 */ module Uart_ClkDiv( ...
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2020-12-25 11:36:53
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课程概览 其他人的概览 2019-BUAA-Wander的概览 2019-tongtao的概览 2018-aptx1231的概览 2018-wancong3的概览 Pre-study 能力要求 Learning basics of the circuit, the Verilog HDL, and ...
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2020-11-19 12:32:38
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【题干】 【代码】 module top_module ( input in, output out ); assign out = ~in; endmodule 简单的实现一个非门 ...
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2020-11-11 16:50:56
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众所周知，Verilog提供了5中表示延迟的语句： 1 (#5) a = b;// blocking assignment with LHS··············1 2 3 a = (#5) b;// blocking assignment with RHS··············2 4 ...
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2020-09-09 18:39:03
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verilog之预编译 1、基本作用 预编译，就是在verilog进入编译器前的准备工作。一般是完成一些文件的调用，一些编译器的设置，一些参数的定义。一般使用include，define，timescale就可以实现。比较灵活的使用是ifdef和endif的插入，可以将预编译的功能拓展。 2、使用事 ...
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2020-07-30 22:02:06
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verilog之monitor 1、函数作用 monitor用于追踪变量的变化情况，这在实际使用中还是非常实用的。电路中的某个信号的变化可以通过monitor检测，不需要使用波形图去仔细查找。也便于准确描述某个信号的变化。 2、基本用法 module monitor; reg a_monitor; ...
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2020-07-26 01:45:00
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verilog之display 1、函数简介 $display是用于显示不同格式的变量的函数，用于测试过程中观察数据数据的特点。该观测不如波形图直观，但是如果可以详细的设置好观测点，有时可以达到事半功倍的效果。 2、实际测试 module display; /* 数据类型简写 %h或%H 以十六进制 ...
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2020-07-25 09:52:55
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算法基于verilog HDL语言描述： (1)第一个时钟周期,数据全比较程序 (2)第二个时钟周期,比较值累加 (3)第三个时钟周期,把输入值赋给其对应的排序空间 (4)第四个时钟周期,把排序结果输出 (5)第五个时钟周期,把排序角标输出 source code `timescale 1ns/1p ...
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2020-07-20 22:32:41
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今天给大侠带来基于FPGA的电子计算器设计，由于篇幅较长，分三篇。今天带来第三篇，下篇，话不多说，上货。 导读 本篇介绍了一个简单计算器的设计，基于 FPGA 硬件描述语言 Verilog HDL，系统设计由计算部分、显示部分和输入部分四个部分组成，计算以及存储主要用状态机来实现。显示部分由六个七段 ...
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2020-07-20 10:25:45
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