Verilog中的数据格式 1、基本概念 verilog中写一个数据的通用格式是 n'b000_000_···_000,表示一个n位的二进制数。基于这个通用式，可以将其分为三个部分：位数、加权数和实际数。改变位数自然可以改变该数的存储宽度。改变加权数则是改变数制。如使用b（二进制），d（十进制），h ...
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2020-06-06 01:11:13
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VIVADO 流程： input：verilog/VHDL/System Verilog /IP/DSP/uP; synthesis：synth_design、report_timing_summary; implementation：opt_design、place_design、route_de ...
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2020-06-03 23:11:48
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module divide_2(clk,rst,clk_out); input clk,rst;output clk_out; reg clk_out; always @(posedge clk or negedge rst) if(!rst) begin clk_out<=0; end else ...
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2020-06-03 15:31:59
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Verilog -- 并行2bit输入序列检测器 @(verilog) 乐鑫2020笔试题： 描述：模块输入口是并行的2bit，实现对$(1011001)_2$的序列检测，输入数据顺序为高位2bit先输入，当检测到序列时输出一拍高电平脉冲，用verilg描述。 方法一：状态机 采用状态机描述，先列出 ...
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2020-06-02 13:09:57
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verilog之原语设计 1、原语作用 在一般的verilog设计中，一般采用数字逻辑设计，由软件将数字逻辑转化为特定的数字电路。但是，对于某些特殊的领域，有可能需要用户直接自定义数字电路以达到对指定电路的设计。原语就是执行这个功能的。原语也就是门级语言。这个语言之于verilog就像汇编语言之于C ...
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2020-06-02 12:56:33
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read IEEE std for verilog 1、阅读准备 在阅读的第二部分读到了lexical conventions，这次计划读一节。也就是把lexical conventions读完。 2、阅读内容 3.1 Lexical tokens Verilog HDL source text f ...
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2020-05-29 10:11:45
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转自https://www.cnblogs.com/jian-jia/archive/2019/11/24/11924371.html module a（b， c， d，...z）；//module: 模块头 a：模块名 （b,c,d,...z）：端口列表 input b；//输入声明 input ...
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2020-05-28 00:30:00
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verilog之状态机设计 1、状态机的原理 状态机，就是基于状态变化而设计的硬件模块，是一种常见的设计思路。掌握状态机的使用，是初步建立复杂逻辑设计能力的开始。所谓的状态机，和高级语言程序的流程图十分类似，具有逐步执行，步步递进的特点。由于硬件的特殊性，一般的状态机都是闭环的，要求能够回到初始状态 ...
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2020-05-26 01:13:18
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[TOC] 参考博客：https://www.cnblogs.com/littleMa/p/10701576.html 一、前言 上一篇文章中(https://www.cnblogs.com/wt seu/p/12489174.html)已经描述了简单的脉冲同步器，它可以实现简单应用场景下的同步功能 ...
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2020-05-21 13:15:06
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verilog之wire和reg 1、区别 wire为线，reg为寄存器。至少初期这两个名词的意思是这样的。wire在电路设计中指代的就是某个点的逻辑值，而reg则指代某个寄存器输出的逻辑值。这个理解可以覆盖大部分的使用。而不在这一范围内的就是使用always写组合逻辑。这时的reg具备的只有语法意 ...
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2020-05-19 18:48:03
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