今天给大侠带来基于FPGA的电子计算器设计，由于篇幅较长，分三篇。今天带来第二篇，中篇，话不多说，上货。 导读 本篇介绍了一个简单计算器的设计，基于 FPGA 硬件描述语言 Verilog HDL，系统设计由计算部分、显示部分和输入部分四个部分组成，计算以及存储主要用状态机来实现。显示部分由六个七段 ...
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2020-07-17 16:03:55
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verilog之时钟信号的编写2 1、时钟信号的特点 时钟信号除了可以根据时序一个个变化列举出来，还可以利用其循环的变化的特点，使用循环执行语句always来实现。这种方法实现的时钟信号可以一直执行且不需要关注每个变化点的延时。 2、基于begin-end块的时钟信号 initial begin c ...
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2020-07-17 09:38:10
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1 module sync_fifo( 2 input sys_clk, 3 input sys_rst_n, 4 input [7:0] wr_data, 5 input wr_en, 6 input rd_en, 7 8 output reg [7:0] rd_data, 9 output re ...
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2020-07-16 12:23:06
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verilog之简单时钟信号的编写 1、数字时钟信号 在数字电路中，时钟信号是重要的一类信号，一般作为激励源驱动时序电路。掌握时钟信号的编写，对于时序电路的仿真具有重要意义。所有的时序电路都需要设置时钟信号来确认时序。这里先写一个已知时间间隔的简易时钟信号。 2、基于begin-end的编写 ini ...
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2020-07-15 23:38:36
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为尽量避免在综合布局布线后的仿真中出现冒险竞争现象，在编写Verilog代码时必须牢记以下8个原则： 1，时序电路建模时，用非阻塞赋值。 2，锁存器电路建模时，用非阻塞赋值。 3，用always块建立组合逻辑模型时，用阻塞赋值。 4，在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值。 ...
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2020-07-12 17:14:58
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参考博客 https://blog.csdn.net/weixin_43067657/article/details/90246038 ...
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2020-07-12 16:41:17
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1.源文件 `timescale 1ns / 1ps module first_verilog( input clk, input rst, output reg cycle_20ms ); reg [23:0] cnt_reg ; always @(posedge clk) begin if(rs ...
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2020-07-06 16:33:26
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实现的话主要是根据特征方程 module JK_FF( clk, rst_n, J, K, Q ); input clk; input rst_n; input J; input K; output reg Q; always@(posedge clk or negedge rst_n) begin ...
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2020-07-05 12:04:27
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售货机内有一个 2 元的商品，该售货机可以用 5 角和 1 元两种硬币进行投币。考虑找零。 （1）画出状态转移图； （2）用Verilog编程； （3）Modelsim仿真及验证； 分析： 1）：有 0 元，0.5元，1元，1.5元这四种状态，考虑使用米利型状态机来实现； 2）：din = 0 代表 ...
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2020-07-02 16:15:38
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一、行波时钟 任意分频电路，相信很多人都听说过这个专业名词，好多视频上都说不建议使用计数器产生的分频时钟。其实在ＦＰＧＡ领域当中，由寄存器分频产生的时钟还有一个学名叫做，行波时钟。是由时序逻辑产生比如A寄存器的输出作为B寄存的时钟输入（一般不建议使用），如下图所示；驱动右边那个触发器的时钟即为行波时 ...
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2020-07-01 22:33:31
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