在设计项目的时候，系统时钟通常只有一个，而在工程应用中经常用到各种频率的时钟，这时候就要对系统时钟进行分频或者倍频以满足工程需求。 1、时钟分频两种方法： 1) PLL IP核：频率之间是否成整数比均可，可分频可倍频 2) Verilog 编写代码：频率之间得成整数比，仅可分频 在作为时钟使用的时候 ...
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2020-03-12 17:12:24
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接着上节8421BCD转余3码Verilog HDL的设计(1)，分析另一条路径A-C分支 (1)在C状态，t1时刻Bin输入的值可能为0或者1：当bin输入0时，进入F状态；当bin输入1时，进入G状态,比特流Bin二进制为t3t2t1t0的可能性如下： C状态(t1时刻，Bin=0),Bout= ...
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2020-03-08 22:07:12
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目录 [toc] 第1章 Verilog的基本知识 数字电路系统设计： 1. 从上到下（从抽象到具体）逐层描述自己的设计思想，用一系列分层的模块来描述极其复杂的数字系统。 2. 利用EDA工具逐层进行仿真验证 3. 将需要编程具体物理电路的模块组合经过==自由综合工具==转换到 门级电路网表 。 4 ...
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2020-03-08 09:20:40
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引言 经过了组合逻辑和时序逻辑的复习，终于到了Verilog部分。这里主要介绍Verilog一些基础内容，包括结构化模型、TestBench编写和仿真、原语及真值表模型。 这部分内容不多，也都十分基础，大家可以看个乐呵，看个意思，但是有一些细节还是需要注意的。 Verilog结构化模型 结构化和语言 ...
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2020-03-06 13:34:24
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引言 时序逻辑对于数字电路设计十分重要，本文针对数字电路中的时序逻辑部分进行了系统的回顾。 存储器件 由于时序逻辑的输出不但受当前输入影响，还受之前的输入的影响，所以需要有存储单元对以前的输入进行存储。 SR锁存器（set-reset） 电平敏感器件 实际在Verilog中，很多情况应该避免使用锁存 ...
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2020-03-06 11:21:15
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1、原题 2、代码 module sequence_detect( input clk, input rst_n, input [7:0] stringB_in, input stringB_en , input stringB_over , output reg [4:0] location, o ...
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2020-03-04 23:18:27
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（一）参考学习资料 （二）实际操作 1. 相关变量计算： First Initial Second Initial Upper case H X ASCII (Dec) 72 88 Lengths of the pulse Mu Mu_1 2.5*105 Mu_2 2.5*105 k : mu ku ...
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2020-02-26 18:30:00
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本文基于 Altera 官方原版文档《SignalTap II with Verilog Designs》改编而成，原文可在百度文库中下载：https://wenku.baidu.com/view/3931a1edaeaad1f346933fe3.html?from=search 一、Verilog ...
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2020-02-17 19:52:23
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1.verilog语言中操作数使用补码的形式处理数据，reg型数据可以赋正值，也可以赋负值。但当一个reg型数据是一个表达式中的操作数时，它的值被当作是无符号值，即正值，记得注意转换。 2.verilog语言算数运算中**代表指数运算，eg:2**M代表2M 。 3."按位异或"运算符^，"按位同或 ...
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2020-02-05 13:14:18
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阻塞赋值语句(=)与非阻塞赋值语句(<=)区别叙述如下： 1、在串行语句中，阻塞赋值语句按照排列顺序依次执行；非阻塞赋值语句没有先后之分，并行执行，排在前面语句不影响后面语句（实质是通过每级之间加一个D触发器实现）。 2、赋值语句执行时，阻塞的先计算右端表达式的值，然后立刻将值赋给左边变量；非阻塞的 ...
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2020-02-03 18:46:05
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