原文地址：https://www.cnblogs.com/wupeixuan/p/11947343.html 1.0 安装和配置 1.1 Git 安装 1.2 Git 配置 2.0 Git 基本版本控制 3.0 处理文件 4.0 分支与合并 5.0 修复错误和回溯 6.0 对 Git 有用的提示和技 ...
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2019-12-06 09:31:48
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前言 如果你只是想检查Verilog文件的语法是否有错误，然后进行一些基本的时序仿真，那么Icarus Verilog 就是一个不错的选择。相比于各大FPGA厂商的IDE几个G的大小，Icarus Verilog 显得极其小巧，最新版安装包大小仅有17MB，支持全平台：Windows+Linux+M ...
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2019-12-03 23:36:41
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基于Verilog的汽车尾灯控制器的实现 首先进行模块的定义 模块具有三个输入：时钟，重置，和汽车状态、以及六个输出分别控制左右（l,r）三色LED的红绿蓝三个阴极 因为左右转向灯和双闪均为 黄色 ，所以将左右两个三色LED的红、绿阴极统一安排给l_light、r_light两个变量控制 红+绿 < ...
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2019-12-01 13:32:50
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题目虽然简短,但是蕴藏的知识却很多,解决的方法更是多彩缤纷,这样简约的题目,自然配得上一种美妙的解法. ...
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2019-11-28 22:52:19
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1995 2001 2005 2001/2005语法标准，没有类型定义的任何标志符都会默认为wire类型； 输入/输出端口在未指定的情况下，端口默认为wire类型； ...
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2019-11-23 16:32:27
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1、原语对于FPGA就好比，是xilinx公司给用户提供的库函数， 2、原语放在ISE的哪个文件夹下？ D:\laboratory\ISE\14.7\ISE_DS\ISE\doc\usenglish\isehelp下，有个压缩包叫7_Series_Library_Guide_14.6_HDL_Tem ...
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2019-11-21 13:52:29
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最近对学习的掌控可能出现了问题，左支右绌，p2挂了，p2、p3、p4、p5每周在计组花的连续时间少了很多，学习到的东西也少了很多，流水线都还没真正开始写，和别人比落后了一大截，随笔自然就荒废了，我得尽快调整状态，下决心只要学不死，就往死里学，尽快迎头赶上鸭！！ 由于p4断断续续做的，现在临考前来总结 ...
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2019-11-20 19:53:06
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1、Verilog HDL syntax error at xxxx.v near text "ā"，expecting";" 出现此类错误一般有以下五种情况： 1、某一句缺少“；” 2、begin和end不对应 3、某一个变量在always语句中等号的左边却没有定义成reg型 4、输入法导致，也就 ...
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2019-11-11 11:09:53
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Systemverilog 语法总结（中） 上一个博客分享了SV基本的概念，这一博客继续分享，等下一个博客分享一个公司的验证的笔试题目。 l 事件 背景： Verilog中当一个线程在一个事件上发生阻塞的同时，正好另一个线程触发了这个事件，则竞争就出现了。如果触发线程先于阻塞线程，则触发无效（触发是 ...
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2019-11-05 13:38:26
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1 介绍 Candence 软件下的PCB Design Expert组件提供两种原理图输入工具，一个是Capture CIS，另一个就是Concept HDL。 1.1 特点 a.提供传统的设计方法和先进的分层次发热设计方法 b.支持自顶向下和自底向上的设计方法。 自顶向下：先创建系统的方框图，然 ...
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2019-10-30 18:11:57
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