第一次编译Failed,Flow Message显示`Error (12007): Top level design entity "testProject" is undefined ` 原因 : verilog文件（.v）里的模块名和顶层实体名(Top level design entity，一 ...
分类：
其他好文 时间：
2020-02-03 12:18:17
阅读次数：
78
前言 在设计流程中，可能有的模块是不使用的，但某时候可能需要使用。 不同代码段的选择就可以使用条件编译。 流程 使用`define和`ifdef `else `endif语句实现此功能。 `timescale 1ns/1ps `define SIM_USE //定义SIM_USE，如果取消定义，注释 ...
分类：
其他好文 时间：
2020-01-15 11:47:59
阅读次数：
149
写在前面的话 相关背景及资源： "曹工说Spring Boot源码（1） Bean Definition到底是什么，附spring思维导图分享" "曹工说Spring Boot源码（2） Bean Definition到底是什么，咱们对着接口，逐个方法讲解" "曹工说Spring Boot源码（3） ...
分类：
编程语言 时间：
2020-01-15 00:04:21
阅读次数：
117
Verilog 进击之路 - 夯实基础第二节之module framework 在掌握Verilog层次化设计风格后，知道一个basic building block 是module , 需要对每个module进行framework设计。module框架的实现需要element和rules的约束. ...
分类：
其他好文 时间：
2020-01-11 11:43:45
阅读次数：
82
有限状态机功能强大，但是不代表提倡；借助综合工具实现电路功能，对状态转移图或者verilog描述过程产生错误或者错误理解的话可能会出问题。 对状态转移图充分理解 有限状态机的状态不能太多，要尽可能小。 设计一个 三大方程：输出方程、状态转移方程、激励方程； moore型速度快，仅受限于输出逻辑决定， ...
分类：
其他好文 时间：
2020-01-07 11:41:05
阅读次数：
97
Verilog 进击之路 - 夯实基础第一节之结构化设计 随着数字电路设计的复杂化和专业化，传统的电路设计逐渐没落，Verilog HDL逐渐走入历史舞台。好多人并不是不会Verilog，而是缺乏细致的了解。最近一直在看 A Guide to Digital Deisgn and Synthesis ...
分类：
其他好文 时间：
2020-01-04 12:53:02
阅读次数：
89
在FPGA设计开发中，很多场合会遇到同一根信号既可以是输入信号，又可以是输出信号，即IO类型（Verilog定义成inout）。 对于inout型的信号，我们既可以使用FPGA原语来实现，也可以使用Verilog代码来实现。下面将介绍在Xilinx 7系列FPGA上两种实现方式的差别和注意点。 不管 ...
分类：
其他好文 时间：
2020-01-03 12:23:29
阅读次数：
110
本节通过硬件描述语言Verilog HDL对二十进制编码器的描述，介绍Verilog HDL程序的基本结构及特点。 二十进制编码器及Verilog HDL描述 二十进制编码器是数字电路中常用的电路单元，它的输入是代表0~9这10个输入端的状态信息。输入信号为高电平时，输出相应的BCD码，因此也称为1 ...
分类：
其他好文 时间：
2019-12-30 20:57:26
阅读次数：
118
Error/Warning 来源：https://hdlbits.01xz.net/wiki/ 题目: 1、Quartus Warning 10235: Warning (10235): Verilog HDL Always Construct warning at FM_mod.v(23): va ...
分类：
其他好文 时间：
2019-12-22 16:51:13
阅读次数：
159
