燃气灶控制器的设计与实现 一、引述 本次实验所用可编程器件型号为MAXII EPM1270T144C5（其引脚表见本人另一博文，链接为 https://www.cnblogs.com/RDJLM/p/12075584.html），通过可编程实验板实现一个基本的模拟燃气灶。 二、设计课题的基本要求 1 ...
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2019-12-21 09:37:49
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1. 仿真事件队列 VCS仿真工具怎么处理交给他的代码，VCS支持Verilog、SV、VHDL、C语言 PPT1 CPU的环境的基于指令的，硬件电路和软件的不同，并发执行。怎么通过软件模拟硬件的并发性 IEEE1364： Verilog语言的仿真基于分层的事件队列 执行事件的队列 仿真时间的计算 ...
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2019-12-18 21:33:00
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1-打开quartus18.1,找到launch simultion library，生成VHDL VERILOG库 2-新建questasim工程，在mpf文件里添加： 并修改 Project_Sim_P_0 = -L {altera_lnsim_ver altera_mf_ver altera_ ...
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2019-12-17 00:46:18
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本项目实现的是一个微riscv处理器核(tinyriscv)，用verilog语言编写，只求以最简单、最通俗易懂的方式实现riscv指令的功能，因此没有特意去对代码做任何的优化，因此你会看到里面写的代码有很多冗余的地方。tinyriscv处理器核有以下特点： 1)实现了RV32I指令集，通过risc ...
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2019-12-15 22:20:12
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1 # 2 # Vivado Non-Project Flow 3 # 4 set DESIGN "top" 5 6 # 7 config_webtalk -user off 8 9 # 10 proc read_filelist {filelist} { 11 global hdl_list 12... ...
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2019-12-15 18:53:54
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[FPGA]Verilog 60s秒表计时器 1.引述 这次的实验来自于本人本科课程数电结课时的自选题目。由于这次上传是后知后觉，学校已将小脚丫板子回收，所以在这篇文章中没法贴出代码结果的效果图了，但最终效果已经过测试，可放心食用。那么下面就贴上代码并略加讲解供大家参考。 2.分频模块 我们要实现一 ...
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2019-12-15 16:24:00
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" Vim syntax file " Language: SystemVerilog " Maintainer: Stephen Hobbs " Last Update: Wed Jun 14 15:56:00 BST 2006 " Built on verilog.vim from vim63 ...
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2019-12-11 13:16:43
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ALTER proc [dbo].[SYS_DB_Delete_Log]( @DBName varchar(50))as-- 删除数据库日志--Create by HDL 20141217-- 用于将数据库日志文件删除重新创建-- SYS_DB_Delete_Log 'ImportDB'-- upd... ...
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2019-12-09 12:10:45
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通用移位寄存器 作用：后续补全 //通用移位寄存器module Universal_Shift_Reg#(parameter word_size = 8)( output reg[word_size-1:0] Data_out, output MSB_out, LSB_out, input [wor ...
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2019-12-07 16:28:02
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Xilinx Vivado 提供了上板后的FPGA逻辑分析，信号视图显示等功能。 需要注意，上板后查看信号需要重新综合，并且需要耗费一定的片上布局布线资源。 1. 添加debug信号 可以对模块端口或者wire 变量进行debug信号提取，只要在verilog代码前面添加：(* MARK_DEBUG ...
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2019-12-06 21:17:01
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