一、前言 应聘IC前端相关岗位时，FIFO是最常考也是最基本的题目。FIFO经常用于数据缓存、位宽转换、异步时钟域处理。随着芯片规模的快速增长，灵活的system verilog成为设计/验证人员的基本功。本文从简易版的同步FIFO开始，熟悉IP设计与验证的基础技能。 二、IP设计 FIFO这一IP ...
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2019-09-21 21:24:39
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前言 EDF文件可以直接导入Vivado，而无需Verilog源文件。 好处： （1） 避免沙雕队友修改源代码，则可以直接提交EDF网表文件。 （2） 避免用户剽窃劳动成果。 （3） 对于无需更改的设计复用，直接用EDF网表会贼方便。 软件版本：Vivado2018.3 流程 生成EDF网表文件 （ ...
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2019-09-11 19:38:46
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门级建模就是将逻辑电路图用HDL规定的文本语言表示出来，即调用Verilog语言中内置的基本门级元件描述逻辑图中的元件以及元件之间的连接关系。 Verilog语言内置了12个基本门级元件模型，如下表所示。门级元件的输出、输入必须为线网类型的变量。 1.多输入门 and、nand、or、nor、xor ...
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2019-09-09 14:44:12
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计划：两周内熟悉Sverilog语法，并独立完成一个ip验证Flow Verilog中共有19种数据类型。 基本的四种类型： reg型、wire型、integer型、parameter型。 其他类型：large型、medium型、small型、scalared型、time型、tri型、trio型、t ...
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2019-09-02 19:33:30
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[TOC] 一、表之间的关系 一对多 多对一 一对一 多对多 特例： ? 如果拿出每一个订单，他都只能属于一个用户 ? 所以 Mybatis 就把多对一看成了一对一 二、mybatis中的多表查询 Ⅰ一对一 1.示例：用户和账户 1. 一个用户可以有多个账户 2. 一个账户只能属于一个用户(多个账户 ...
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2019-08-24 22:37:27
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Notepad++是一款精致小巧的编辑器，自带Verilog语法识别功能，插件也挺好用的。尤其是利用插件实现代码片段，大大节省我们写Verilog的时间。此外少有人知道的，可以利用某款插件实现在Notepad++界面中编译Verilog的功能。下面就来说说这几个功能要如何设置。 版本：Notepad ...
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2019-08-14 21:45:08
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概述 本文利用了硬件行为描述、数据流描述、结构描述三种方法分别写了几个加法器 一位半加法器 即两个一位的二进制数相加，得到其正常相加的结果的最后一位。 仿真波形图 硬件行为描述 设计文件 仿真结构图 仿真文件 结构描述 设计文件 仿真结构图 仿真文件 数据流描述 设计文件 仿真结构图 仿真文件 一位 ...
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2019-08-09 01:56:50
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概述 下面以三人表决电路的verilog仿真来了解一下vivado软件的使用。 编写设计文件 首先可以在开始的界面通过create new project来新建工程，也可以通过file-->project-->new...来新建工程 点击next 然后给文件起个名字，见名知意最好 一开始我们不需要通 ...
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2019-08-09 01:28:09
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Urllib库里还提供了parse这个模块，它定义了处理URL的标准接口，例如实现URL各部分的抽取，合并以及链接转换。它支持如下协议的URL处理：file、ftp、gopher、hdl、http、https、imap、mailto、mms、news、nntp、prospero、rsync、rtsp、rtspu、sftp、shttp、sip、sips、snews、svn、svn+ssh、telne
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2019-08-03 23:08:27
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从事嵌入式linux工作也几年了，如果算上大学期间的自学，那么也算是个工程师了。期间写过底层bootloader、内核的驱动和上层应用程序。对于芯片内部的模块也在大学时候用fpga的verilog玩过，所以对于整个嵌入式的框架也算是有点小小的理解，今天我们一起来来谈谈。如有偏差，请各位不吝赐教! 首 ...
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系统相关 时间：
2019-07-31 16:57:19
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