例子：https://www.altera.com/support/support-resources/design-examples/intellectual-property/embedded/nios-ii/exm-accelerated-fir.html #board_class=alter ...
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2017-10-16 17:59:44
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前言 本文解决方法来源： http://quartushelp.altera.com/13.1/mergedProjects/hdl/vlog/vlog_file_dir_ram.htm 如果你自己Verilog语言写一个memory，比如下面这样的： 你放在quartus软件中编译一下，你会惊喜的 ...
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2017-10-13 19:00:19
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最近上班，一个小项目用到fpga去做oled的驱动，主要是非标准的驱动，所以采用fpga去做。驱动当然没问题。遇到1个问题是IO电平的问题。因为后面oled驱动需要用1.8V 逻辑电平去驱动。为此需要改变默认的IO电平3.3V。 查找资料与问各位大神。得出解决的方法是这样的。 硬件设置bank端口供 ...
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2017-10-13 12:41:23
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最近在调试一个LVDS的屏显功能，涉及到了一些LVDS的东东，简单地整理如下，后续会再补充。 （1）对于altera FPGA（CYCLONE III） 1、对于作为LVDS传输的BANK必须接2.5V的VCCIO； 2、左右BANK（即1/2/5/6 BANK）的LVDS发送差分对信号无需外接匹配 ...
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2017-10-11 17:18:06
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基于dsp_builder的算法在FPGA上的实现 一、摘要 结合dsp_builder、matlab、modelsim和quartus ii等软件完成算法的FPGA实现。 二、实验平台 硬件平台：DIY_DE2 软件平台：quartus ii9.0 + ModelSim-Altera 6.4a ( ...
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2017-10-11 15:17:37
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1.altera 提供了两种rom ：单口rom和双口rom。 官方文档偷图： 单口rom：输出可以配置寄存器寄存再输出，时钟可以输入输出用不同的时钟。 双口rom：输入输出时钟可不同或者A与B的时钟可不同。输出可寄存。 2.altera 提供了两种ram ：单口ram和双口ram。双口ram又分为 ...
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2017-10-07 20:43:02
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1.概述本设计采用FPGA技术，将CMOS摄像头(DVP接口)的视频数据采集，并通过以太网传输(UDP方式)给PC机，上位机DEMO通过套接字编程，将视频实时显示在屏幕上。2.硬件系统框图CMOS采用MT9V011(30万像素)，FPGA采用ALTERA公司的CYCLONEIV，以太网卡采用REALTK公司的100M网卡芯片，..
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2017-10-03 23:33:59
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IP核生成Quartus生成DDR2 ip流程如下：点击菜单栏的Tools->MegaWizard Plug-In Manager，弹出 选择IP类型，保持路径即文件名等，如下图 点击next，按下图设置：输入时钟50Mhz，DDR驱动时钟150Mhz，Full rate模式，位宽32Bit，器件选... ...
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2017-09-24 18:19:51
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Altera器件有EPCS系列配置器件，其实，这些配置器件就是我们平时通用的SPIFlash，据AlteraFAE描述：“EPCS器件也是选用某家公司的SPIFlash，只是中间经过Altera公司的严格测试，所以稳定性及耐用性都超过通用的SPIFlash”。就本人看来，半导体的稳定性问题绝大部分都 ...
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2017-09-19 15:35:17
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前言 由于逻辑分析仪太贵，altera贴心提供signal tap II来观察输出波形，不过使能signaltap II会占用片内ram，毕竟原理就是把数据采样到ram中再通过jtag口上传到quartus中显示。 流程 1.项目全编译完成后，打开signaltapII： 2.打开默认有一个文件，重 ...
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2017-09-14 23:27:24
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