systemverilog增加了一些新的操作符和过程语句：1.新的操作符递增/递减赋值操作符设置成员操作符inside有无关通配符==？/！=？操作数改进（类型/尺寸/符号强制转换）2.改进的for循环循环变量可以在for语句中直接声明3.新的do...while底部检测循环systemverilo...
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2015-04-11 23:58:07
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1.增强的文本值2.改进的`define文本替换3.时间值4.新的变量类型5.有符号和无符号类型6.静态和动态变量（***）7.类型转换8.常数增强的文本值(文本赋值增强)主要是：位扩展更加方便verilog :data = 64'hFFFF_FFFF;data = 'bz;data = 'bx;s...
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2015-04-04 15:02:12
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1.package 定义及从package中导入定义（***） verilog中，对于变量、线网、task、function的声明必须在module和endmodule之间。如果task被多个module引用呢？verilog用include解决，systemverilog借用VHDL的packag...
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2015-03-30 22:39:49
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1.为何要学systemverilog 。。。。。2.systemverilog起源 。。。。。3.systemverilog标准历程 systemverilog3.0 for 综合 systemverilog3.1 for 验证 systemverilog3.1a4.systemverilog关键...
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2015-03-30 09:06:58
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1.task declaration 个人喜欢ANSI C格式的声明： task mytask(output int x,input logic y); ...... endtask注意端口列表的方向和数据结构，容易犯错，最好每个逐一显示声明。2.static and automatic tasks...
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2015-03-12 06:21:40
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Systemverilog 数据类型l 合并数组和非合并数组1）合并数组：存储方式是连续的，中间没有闲置空间。例如，32bit的寄存器，可以看成是4个8bit的数据，或者也可以看成是1个32bit的数据。表示方法：数组大小和位，必须在变量名前指定，数组大小必须是【msb：lsb】Bit[3:0] [...
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2015-01-31 14:19:35
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event是静态对象，通过"->"操作符触发，进程总是等待一个"@"操作符的事件被触发。"@"操作符是边沿敏感。initial begin $display("@ %0t: 1 :before trigger",$time); ->e1; @e2; $display("@ %0t: 1 :after...
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2015-01-14 11:02:12
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1. event.triggered只会保持一个time_slot，在下一个time_slot将会丢失这个标记，如果不能保证在每一个time_slot都会检测到这个标志，那么将会丢失这个标志。2. 必须保证在->event的同一个或之前的time_slot开始检测triggered.3.virtua...
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2014-12-16 18:32:25
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what is oopterminologyan example classdefault methods for classesstatic attibuteassigment and copyinginheritancepolymorphismwhy oop?1. helps in creati...
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2014-09-17 08:52:51
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what to randomize?(1) primary input data 1024; data seedthe same seed results in the same random value(5)constraint blocksconstraint constraint_inden....
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2014-09-16 08:06:30
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