基于quartus学习 1、学习目标 quartus是altera的FPGA设计软件，用起来的感觉要比xilinx快。这里可以使用其完成各种基本的设计（就是不使用非必须IP核），一些基础的实验都可以在这个上面完成。目标就是利用一块开发板，完成verilog语法部分的验证（这是另外一部分的学习，有时候 ...
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2020-05-13 20:25:12
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腐蚀-膨 //腐蚀-膨胀算法 module Erosion( clk , rst_n , matrixp11 , matrixp12 , matrixp13 , matrixp21 , matrixp22 , matrixp23 , matrixp31 , matrixp32 , matrixp33 ...
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2020-05-10 19:01:34
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欢迎大家关注我的微信公众账号，支持程序媛写出更多优秀的文章 1 输入数据同步化的原则 （1）如果输入数据的节拍和本级芯片的处理时钟同频，可以直接用本级芯片的主时钟对输入数据寄存器采样， 完成输入数据的同步化； （2）如果输入数据和本级芯片的处理时钟是异步的，特别是频率不匹配的时候，则只有用处理时钟对 ...
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2020-05-10 14:41:21
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摘要：一文读懂——智能网卡是什么？有什么特点？FPGA有哪些技术优势？可实现什么新功能？ 一、智能网卡是时代技术发展的需求 5G的到来，对软件定义网络（SDN）和网络功能虚拟化（NFV）提出了更加迫切的需求。 现有的网络基础设施可支撑千万人沟通，但不能支持实时沟通的数十亿物联网设备，这就需要运营商对 ...
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2020-05-08 18:04:41
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shift_ram_3x3-FPGA实现 shift_ram核介绍 https://www.cnblogs.com/ninghechuan/p/6789399.html这里有一篇介绍的很详细 看懂这个就行啦，给大家一个仿真图 生成的3x3矩阵 [ 13 14 15 16 17 18 7 8 9 10 ...
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2020-05-06 14:24:58
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module shift_ram_3_8bit #( parameter Ram_Length = 10'd640 ) ( clken, clock, shiftin, shiftout, taps0x, taps1x); input clken; input clock; input [7:0] ...
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2020-05-06 14:19:33
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1. 建立工程 新建工程。 工程名和工程路径。 根据芯片型号选择。 其他一路Next直至Finish。 2. 源文件 新建源文件： Add Sources→Add or create design sources Verilog代码：（这里先以流水灯为例） module led_stream( ou ...
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2020-05-01 20:24:34
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海思3516A bt1120 视频输入相关总结原创蓝小胥 最后发布于2018-07-19 16:54:20 阅读数 5365 收藏展开因为实验室项目需要将FPGA里的模拟视频数据通过bt1120输入给海思3516A，因此我这个刚进实验室的项目小白硬着头皮开始了3516A的学习之旅。 所使用的开发板是 ...
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2020-04-27 09:41:58
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问题：Xilinx FPGA时钟IP核的最低频率为4.687MHz，那要如何实现一个256KHz的时钟呢？ 方法：可实例化一个4.96MHz的时钟，然后16倍分频即可。 注意：4.96MHz采用16倍分频，与40.96MHz采用160倍分频，效果上虽然一样，但是，其他各类IP核的时延却不一样，需要注 ...
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2020-04-23 20:48:56
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