作者：MiS603开发团队 日期：20150911 公司：南京米联电子科技有限公司 论坛：www.osrc.cn 网址：www.milinker.com 网店：http://osrc.taobao.com EAT博客：http://blog.chinaaet.com/whilebreak 博客园：h...
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2015-09-13 11:43:28
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半整数分频器:计数器是通过上升沿触发，故在计数为N-1时对计数触发进行翻转，时钟的下降沿变为上升沿，因此计数值为0，所以每产生n+0.5分频时钟的周期，触发时钟都要翻转一次。如图所示，采用异或门和2分频模块设计脉冲扣除电路，脉冲扣除是输入频率和2分频输出相异或的结果。 module fenpin(c...
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2015-08-04 22:30:44
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在一个数字系统中往往需要多种频率的时钟脉冲作为驱动源，这样就需要对FPGA的系统时钟（频率太高）进行分频。分频器主要分为奇数分频，偶数分频，半整数分频和小数分频，在对时钟要求不是很严格的FPGA系统中，分频器通常都是通过计数器的循环来实现的。 偶数分频：假设为N分频，由待分频的时钟触发计数器计数，当...
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2015-08-04 00:17:17
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时基单元核心部件是一个16位分频器，通过对定时器时钟的分频实现确定时间基准的功能。 根据手册可以知道 基准时钟的计算公式： T = (分频寄存器+1)/TIM时钟 需要注意的是TIM时钟的大小，以TIM2为例，虽然其挂载在...
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2015-06-11 17:15:48
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一、概述时基单元，也就是决定了定时器的基本功能的模块包含：1.计数器寄存器(Counter register，简写为TIMx_CNT)2.预分频器寄存器 (Prescaler register，简写为TIMx_PSC)3.自动装载寄存器 (Auto-reload register，简写为TIMx_A...
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2015-05-29 17:52:11
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fpga中，一般外接的晶振是50Mhz,如果电路中一个模块需要25mhz时钟，那么进行一个2分频，这个是相当容易的，下面是一种方法，还有可以用一个二进制计数器实现。这里就不写代码了。easy.同样的原理 ，四分频也很容易。process(clk)--clk输入时钟；begin if(rst = '0...
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2015-05-27 00:45:50
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在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号时非常重要的。 下面我们介绍分频器的VHDL描述，在源代码中完成对时钟信号CLK的2分频，4分频，8分频，16分频。LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.A...
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2015-05-27 00:40:45
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1、ADC硬件原理概述
我们从上面的结构图和数据手册可以知道，该ADC模块总共有8个通道可以进行模拟信号的输入，分别是AIN0、AIN1、AIN2、AIN3、YM、YP、XM、XP。那么ADC是怎么实现模拟信号到数字信号的转换呢？首先模拟信号从任一通道输入，然后设定寄存器中预分频器的值来确定AD转换器频率，最后ADC将模拟信号转换为数字信号保存到ADC数据寄存器0中(ADCDAT0)，然后ADCDAT0中的数据可以通过中断或查询的方式来访问。对于ADC的各寄存器的操作和注意事项请参阅数据手册。
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2015-05-19 10:34:37
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一般来说，芯片的时钟模块有3大部分：时钟源头选择，PLL锁相环，各种分频器配置
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2015-04-24 15:35:45
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一 STM32 ADC
采样频率的确定
1.
：
先看一些资料，确定一下ADC
的时钟：
（1），由时钟控制器提供的ADCCLK
时钟和PCLK2(APB2 时钟)同步。CLK
控制器为ADC 时钟提供一个专用的可编程预分频器。
（2） 一般情况下在程序 中将 PCLK2 时钟设为 与系统时钟 相同
/* HCLK = SYSCLK */...
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2015-04-08 09:20:28
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