简介 Quartus II design 是最高级和复杂的，用于system-on-a-programmable-chip (SOPC)的设计环境。 Quartus II design 提供完善的 timing closure 和 LogicLock? 基于块的设计流程。Quartus II des ...
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2019-10-22 01:10:51
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硬件平台：DE2-115 软件环境：Quartus II 15.1 采样了较为简单的计数方法，详细代码就不讲解了，分为三个模块，一个是计数模块 count.v，一个是显示模块 disp.v，还有一个是顶层模块 miaobiao.v。有清零按键和暂停拨码开关。 顶层模块： 1 module miaob ...
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2019-10-06 00:17:56
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Altera 的 Cyclone IV 器件 PLL 具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出，进行系统级的时钟管理和偏移控制。 Altera 的 Quartus II 软件无需任何外部器件，就可以启用 Cyclone IV PLL 和相关功能。 下面演示如和调用 Altera 提供 ...
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2019-09-30 21:27:59
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在Quartus SignalTap 工具中加入信号，发现加入的信号变成红色，如图所示的data_slave[7..0]： 这样的信号是没有办法观测的，不会根据SignalTap 的Clock和Trigger进行更新，原因是Synthesis过程将它省略， 添加综合选项（Synthesis Attr ...
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2019-09-27 22:52:47
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整个工程代码编写并且编译完成之后，标题栏选择Tools→Netlist Viewers→RTL Viewer即可 ...
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2019-09-22 10:53:39
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打算使用Cyclone IV的FPGA挂DDR2，按照流程，先使用Quartus跑IP，跑引脚分配，综合OK了再设计硬件，这部分主要是DM和DQS信号比较头疼，研究了好久才找到方法。 在Intel官网查找DDR2 IP的User Guide找到详细的IP描述文件参考链接： https://www.i ...
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2019-09-15 01:38:36
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写在前面的话 在这里梦翼师兄想特地强调一下Modelsim 这个软件，那么这个软件到底是做什么的呢？在这里，我问大家一个问题，假设我们有一块硬件电路板设计完成以后，不知道功能是否正常，那么我们需要怎么做呢？答案很简单的啦，就是我们所谓的“测试”，给电路板上电以后，输入一定的测试激励，观察电路板有什么 ...
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2019-09-12 19:49:56
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引用：https://www.cnblogs.com/YangGuangPu/p/11478487.html 最近在把Quartus Prime 15.1的工程移植到Vivado 2019.1，需要改变的地方还是很多的，先记一下差分信号在FPGA中的收发管脚定义和配置。以LVDS信号为例吧。 在7 ...
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2019-09-12 19:47:49
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最近在把Quartus Prime 15.1的工程移植到Vivado 2019.1，需要改变的地方还是很多的，先记一下差分信号在FPGA中的收发管脚定义和配置。以LVDS信号为例吧。 在7 Series FPGA & ZYNQ-7000 All Programmable SoC Library Gu ...
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2019-09-06 23:10:54
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Notepad++是一款精致小巧的编辑器，自带Verilog语法识别功能，插件也挺好用的。尤其是利用插件实现代码片段，大大节省我们写Verilog的时间。此外少有人知道的，可以利用某款插件实现在Notepad++界面中编译Verilog的功能。下面就来说说这几个功能要如何设置。 版本：Notepad ...
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2019-08-14 21:45:08
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